LENGUAJE VHDL EN QUARTUS II

Xavier Rosero

DISEO ASISTIDO POR COMPUTADOR

DISEO ASISTIDO POR COMPUTADOR

DESCRIPCIN DEL DISEO: El circuito deseado es especificado usando un lenguaje de descripcin tal como Verilog, VHDL o diagrama esquemtico. SNTESIS: Quartus II o cualquier otra herramienta de sntesis, sintetiza el circuito en una matriz de elementos lgicos (netlist). SIMULACIN FUNCIONAL. El circuito sintetizado es probado para verificar si es funcionalmente correcto; la simulacin no toma en cuenta las caractersticas en funcin del tiempo. MONTAJE (Ajuste): La herramienta de ajuste determina la ubicacin de los elementos lgicos definidos en la netlist , en los elementos lgicos del FPGA; tambin escoge el ruteo adecuado en el chip para realizar las conexiones entre stos.

DISEO ASISTIDO POR COMPUTADOR

ANLISIS DE TIEMPO: Se calcula el tiempo de propagacin a lo largo de las distintas vas del circuito ajustado y se provee una indicacin del desempeo esperado del circuito. SIMULACIN EN EL TIEMPO: El circuito ajustado es probado para determinar su correcto funcionamiento funcional y en funcin del tiempo. PROGRAMACIN Y CONFIGURACIN: El circuito diseado es implementado fsicamente en el FPGA programando los bits (switches) de configuracin que establecen los LEs y conforman el diagrama de conexin requerido.

PROCEDIMIENTO EN QUARTUS II
Crear un proyecto y crear un archivo VHDL. Escoger la versin de VHDL 2008: (CTRL+SHIFT+E), VHDL INPUT. Se puede escoger una plantilla EDIT, INSERT TEMPLATE, VHDL. Adicionar el archivo actual al proyecto PROJECT, ADD CURRENT FILE TO PROJECT. Compilar el proyecto usando PROCESSING, START COMPILATION o el cono en la barra de herramientas. Obtener un reporte de compilacin desde PROCESSING, COMPILATION REPORT. Revisar el TIMEQUEST TIMING ANALYZER para verificar la velocidad actual de la implementacin.

PROCEDIMIENTO EN QUARTUS II
Revisar dnde est implementado el circuito en TOOLS, CHIP PLANNER (FLOORPLAN AND CHIP EDITOR) . Usar el observador de RTL para ver el diagrama esquemtico del circuito designado TOOLS, NETLIST VIEWERS, RTL VIEWER. Especificar las caractersticas de tiempo para un circuito designado TOOLS, TIMEQUEST TIMING ANALYZER y crear un archivo *.sdc. Agregar el archivo *.sdc al proyecto a travs de ASSIGNMENTS, SETTINGS. Configurar el esfuerzo del ajustador en ASSIGNMENTS, SETTINGS. Compilar nuevamente el circuito.

PROCEDIMIENTO EN QUARTUS II
Revisar el anlisis temporal medianteTIMEQUEST TIMING ANALYZER, REPORTS, CUSTOM REPORTS. Asignar cada nodo virtual citado en el archivo de descripcin de hardware, a cada pin real del FPGA, a travs del PIN PLANNER, modificando el campo LOCATION en la tabla inferior de la pantalla. Recompilar. Abrir la herramienta de simulacin QSIM encontrada tambin con el nombre ALTERA U.P. SIMULATOR, y en ella abrir el archivo del proyecto con extensin *.qpf. Utilizar PROCESSING, GENERATE SIMULATION NETLIST para poder cargar los pines del FPGA en la simulacin.

PROCEDIMIENTO EN QUARTUS II
Crear un nuevo vector de simulacin utilizando FILE, NEW SIMULATION INPUT FILE. Ajustar el tiempo de duracin de la simulacin usando EDIT, SET END TIME. Buscar los nodos de entrada y salida usando EDIT, INSERT, INSERT NODE OR BUS, y dentro de la ventaja subsecuente, a travs del NODE FINDER. Ajustar los saltos de tiempo (unidades mnimas de tiempo) usando EDIT, GRID SIZE. Modificar los valores lgicos de las entradas, segn lo deseado por el usuario para la simulacin. Guardar el archivo (extensin *.vwf).

PROCEDIMIENTO EN QUARTUS II
En la ventana de QSIM, utilizar ASSIGN, SIMULATION SETTINGS y seleccionar el archivo creado anteriormente. Simular el proceso utilizando PROCESSING, START SIMULATION.