CIRCUITOS SECUENCIALES SINCRONOS

Introduccin
Los sistemas digitales pueden operar en forma asncrona o sncrona. En los sistemas asncronos, las salidas de los circuitos lgicos pueden cambiar de estado en cualquier momento en que una o mas de las entradas cambie. En los sistemas sncronos los tiempos exactos en que alguna salida puede cambiar de estado se determinan por medio de una seal denominada reloj o clock. Esta seal de reloj consiste en una serie de pulsos rectangulares o cuadrados como se muestra en la figura.

Denominaremos periodo al tiempo entre transiciones sucesivas en la misma direccin, esto es entre dos flancos de subida o entre dos flancos de bajada. La transicin de estado en los circuitos secuenciales sncronos se efectan en el momento en el que el reloj hace una transicin entre 0 y 1 (flanco de subida) o entre 1 y 0 (flanco de bajada). Entre pulsos sucesivos de reloj no se efectan cambios. El inverso del periodo es lo que denominamos la frecuencia del reloj. El ancho del pulso de reloj es el tiempo durante el cual la seal de reloj est en 1. En el anlisis anterior sobre el latch SC podemos ver que es un circuito asncrono, ya que el estado cambia en cualquier momento que cambiemos las entradas y no sincronizado con un pulso de reloj.

Para hacerlo sncrono se aade una entrada adicional como se muestra en la figura. El flip-flop sincronizado por reloj consiste del latch bsico con compuertas NOR mostrado anteriormente y dos compuertas AND. La salida de las dos compuertas AND quedar en 0 mientras el pulso de reloj est en 0, sin importar los valores de entrada de S y C. Cuando el pulso de reloj est en 1, la informacin de las entradas S y C pasa hacia el latch bsico. Como puede verse en el diagrama de tiempo, en este tipo de FF ahora los cambios se producen solamente cuando la seal de reloj est en 1. Pero esto no previene que el FF cambie varias veces durante un ciclo de reloj, y esto no es un comportamiento deseado, por lo tanto de alguna manera este FF sigue siendo de alguna manera asncrono (por lo menos mientras el pulso de reloj est en 1). Hay dos maneras de arreglar esto. Una es la de que el estado cambie una vez que termine el ciclo de reloj, y otra es la que el cambio ocurra en los flancos de bajada o de subida del pulso de reloj. Mas adelante se explicar como hacerlo. Nota: Hasta ahora hemos hablado indistintamente de latch o Flip-flop. La literatura es variada en este aspecto, y para efecto de este curso nos referiremos en general a todos estos circuitos como flip-flop(FF). En general se llama latch al circuito que sea asncrono y transparente, y Flip-Flop a los

que sean sncronos y no transparentes. 1. Asncrono: las salidas cambian independientemente del reloj . 2. Transparente: las salidas cambian inmediatamente en respuesta a un cambio en las entradas. 3. Sncrono: las salidas cambian en los flancos de subida o bajada del pulso de reloj. 4. No transparente: durante la duracin del pulso de reloj, los cambios en las entradas no se reflejan en las salidas. En la gua siguiente (Flip-Flop) nos referiremos al tipo de FF que utilizaremos a lo largo del curso: los FF disparados por flanco.

Antes de pasar definitivamente a estudiar el comportamiento de los flip flop veamos otras configuraciones. Como vimos anteriormente el FF SC presenta un problema con el estado 11. Existen otras configuraciones que eliminan este estado prohibido.

Flip Flop tipo J K

Un flip flop JK es un refinamiento del flip flop SC, en el que se elimina el estado indeterminado. Para J=K=1 el estado futuro ser igual al estado presente negado: Qn+1 =
TABLA CARACTERISTICA

S C Qn+1 0 0 0 1 1 0 1 1 Qn 0 1

Flip Flop tipo D

El flip-flop tipo D mostrado en la figura es una modificacin del FF SC. La entrada D va directamente hacia la entrada S y el complemento de D hacia la entrada C. De esta forma tenemos que el estado futuro ser igual al valor de la entrada D.
TABLA CARACTERISTICA

D Qn+1 0 1 0 1

Flip Flop tipo T

Un flip flop tipo T se obtiene uniendo las dos entradas de un flip flop tipo JK. Si T=0 se mantendr el estado, si T=1 el estado futuro ser igual al complemento del estado presente.
TABLA CARACTERISTICA

T Qn+1 0 1 Qn

Para todos los FF anteriores la tabla caracteristica describe el comportamiento del FF mientras el reloj est en 1. Durante el periodo en el que el reloj est en 0, no hay cambios en las salidas. Se denominan flip flop disparados por nivel.

No es objetivo de este curso el anlisis detallado del comportamiento interno de los flip flops. Solo se muestra la circuiteria interna como referencia. En lo futuro indicaremos los flip flops con su diagrama simplificado.

Entradas asncronas
Los Flip-flops contenidos en los circuitos integrados a menudo proveen unas entradas adicionales para fijar en el estado 1 o en el 0 al FF en cualquier momento de forma asncrona, sin importar las condiciones presentes en las otras entradas. Esta entradas son normalmente llamadas SET o PRESET (para fijar en 1) o CLEAR (para fijar en 0). Son tiles para colocar los FF en un estado inicial, antes de comenzar con su funcionamiento de forma sncrona, sin la necesidad de utilizar un pulso de reloj. Por ejemplo, despus de encender un sistema digital, el estado inicial de los FF es indeterminado. Activando la entrada de clear, se inicializan en cero, y luego se comienza con el funcionamiento normal. La figura muestra un FF con las entradas adicionales mencionadas. Para efecto de este curso y para simplificar los diagramas, a menudo se obviar la inclusin de estas entradas adicionales, si no son necesarias. Estas entradas pueden actuar con un nivel ALTO ( 1 ) o con un nivel BAJO (0) . En las tablas de especificaciones de los circuitos integrados se incluyen tablas que indican en cada caso la forma de funcionamiento. En el caso que se muestra, al aplicar un 0 en la entrada de clear el FF se fijar en 0.

Home

Contenido

Bibliografa

Evaluacin

Clases

Guia

Laboratorio

Problemarios

Notas

2001 Sandro Costantini

Esta es la versin html del archivo http://www.inele.ufro.cl/bmonteci/pulsos/apuntes/combsec/combsec.doc.

G o o g l e genera automticamente versions html de los documentos mientras explora la web. Para vincularse a esta pgina o para marcarla, utilice el siguiente url: http://www.google.com/search? q=cache:21opHVNwcO8J:www.inele.ufro.cl/bmonteci/pulsos/apuntes/combsec/combsec.doc+%22CI

Google no tiene relacin con los autores de esta pgina ni es resp

Se han resaltado estos trminos de bsqueda: circuitos secuenciales

Circuitos combinacionales y circuitos secuenciales.

Los circuitos digitales pueden ser: combinacionales, o secuenciales. Ambos tipos de circuitos utilizan puertas para tomar decisiones. Ambos tienen entradas y salidas. Pero en los circuitos combinacionales el estado de las salidas depende solamente de los estados en las entradas, por lo cual, para una misma combinacin de estados en las entradas habr siempre la misma respuesta en las salidas. Los circuitos secuenciales en cambio, utilizan elementos de memoria (capaces de almacenar informacin binaria), por lo que la respuesta en las salidas no depende solamente del estado presente en las entradas sino tambin de la informacin previamente almacenada; es decir, una misma combinacin de estados en las entradas puede producir estados de salida diferentes. Los elementos de memoria ms simples son los latchs (o cerrojos biestables) y los flip-flops (o multivibradores biestables).

Son circuitos combinacionales: Son circuitos secuenciales: las puertas los latchs y los flip-flops los generadores de pulsos

los codificadores los decodificadores los multiplexores los demultiplexores

los registros de almacenamiento los registros de desplazamiento los contadores

algunos circuitos aritmticos las memorias los microprocesadores

Next: Tabla de transiciones Up: Diseo de un contador Previous: Diseo de un contador

Diagrama de estados
Describe grficamente el contador (en este caso), indicando cual es el estado siguiente en funcin del estado actual y de las entradas (que no existen para este caso). La figura 4.2 muestra el diagrama de estados del contador. Notar que como no existen entradas, slo hay una posible alternativa como estado siguiente dado un estado actual.

Figure 4.2: Diagrama de estados de un contador BCD.

1999-05-21 Next: Tabla de transiciones Up: Diseo de un contador Previous: Diseo de un contador

Diagrama de estados
Determina el estado siguiente en funcin del estado actual y de la entrada A. Si A=1, el contador cuenta ascendentemente y viceversa. Ver la figura 4.5.

Figure 4.5: Diagrama de estados de un contador sncrono BCD ascendente/descendente.

1999-05-21 Next: Tabla de transiciones Up: Detector de secuencias de Previous: Detector de secuencias de

Digrama de estados
Asociaremos la salida al estado. Debido a sto, dentro de cada nodo del diagrama escribiremos un par (estado/salida). La figura 4.8 presenta un diagrama de estados adecuado a la especificacin del problema.

Figure 4.8: Diagrama de estados de un detector de tres o ms unos consecutivos.

1999-05-21 El comportamiento de los circuitos secuenciales se determina de las entradas, las salidas y los estados de los multivibradores (MVB). Ambas entradas y el estado siguiente son una funcin de las entradas y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de la secuencia de tiempos de las entradas, salidas y estados internos. Es posible escribir expresiones booleanas que describan el comportamiento de los circuitos secuenciales. Sin embargo, estas expresiones deben incluir la secuencia de tiempos necesaria directa o indirectamente.

Un diagrama lgico secuencial se reconoce como un circuito si ste incluye multivibradores. Los MVB pueden ser de cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales. Muchos circuitos lgicos contienen multivibradores biestables, monoestables y compuertas lgicas que se conectan para realizar una operacin especfica. Con frecuencia se usa una seal de reloj primaria para ocasionar que los niveles lgicos del circuito pasen a travs de una determinada secuencia de estados. En trminos generales, los circuitos secuenciales se analizan siguiendo el procedimiento que se describe a continuacin:

1. Examinar el diagrama del circuito y buscar estructuras como contadores o

registros de corrimiento para su simplificacin.

2. Determinar los niveles lgicos que estn presentes en las entradas de cada
multivibrador antes de la incidencia del primer pulso del reloj.

3. Utilizar estos niveles para determinar la forma en que cada multivibrador

cambiar en respuesta al primer pulso de reloj.

4. Repetir los pasos 2 y 3 para cada pulso sucesivo de reloj.

2. CIRCUITOS SECUENCIALES SINCRNICOS

2.1 Circuitos secuenciales sincrnicos
Ejemplo de anlisis Ejemplo 1 de diseo Ejemplo 2 de diseo Ejercicios (Modalidad de reloj) Reduccin de tablas de estado Particiones Ejercicios Tablas de implicacin Ejercicios Asignacin de estados Ejercicios

El comportamiento de los circuitos secuenciales se determina de las entradas, las salidas y los estados de los multivibradores (MVB). Ambas entradas y el estado siguiente son una funcin de las entradas y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de la secuencia de tiempos de las entradas, salidas y estados internos. Es posible escribir expresiones booleanas que describan el comportamiento de los circuitos secuenciales. Sin embargo, estas expresiones deben incluir la secuencia de tiempos necesaria directa o indirectamente.

Un diagrama lgico secuencial se reconoce como un circuito si ste incluye multivibradores. Los MVB pueden ser de cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales. Muchos circuitos lgicos contienen multivibradores biestables, monoestables y compuertas lgicas que se conectan para realizar una operacin especfica. Con frecuencia se usa una seal de reloj primaria para ocasionar que los niveles lgicos del circuito pasen a travs de una determinada secuencia de estados. En trminos generales, los circuitos secuenciales se analizan siguiendo el procedimiento que se describe a continuacin:

1. Examinar el diagrama del circuito y buscar estructuras como contadores o

registros de corrimiento para su simplificacin.

2. Determinar los niveles lgicos que estn presentes en las entradas de cada
multivibrador antes de la incidencia del primer pulso del reloj.

3. Utilizar estos niveles para determinar la forma en que cada multivibrador

cambiar en respuesta al primer pulso de reloj.

4. Repetir los pasos 2 y 3 para cada pulso sucesivo de reloj.

En la Figura 1, se muestra un circuito secuencial utilizando multivibradores J-K con reloj.

Obsrvese que el diagrama contiene multivibradores y compuertas lgicas.

2.1 CIRCUITOS
SECUENCIALES SINCRNICOS (Modalidad de reloj)
El diagrama adjunto muestra el algoritmo de

diseo y anlisis de los circuitos secuenciales sincrnicos en la modalidad de reloj: Observase que en el caso de diseo, se parte de la definicin del problema, despus el diagrama de estados y su tabla de estados, se continua con la reduccin de la tabla de estados, la asignacin de estados, la seleccin de los multivibradores y finalmente, el circuito lgico. El proceso de anlisis es en sentido contrario: se inicia con el circuito y se recorren los pasos previos en sentido contrario hasta llegar a especificar el problema. A continuacin se presentan tres ejemplos: uno de anlisis y dos de diseo.

Ejemplo de anlisis:

1. Deducir la
funcin del circuito adjunto: La ecuacin de estados, vista previamente, para el MVB J-K es: Q+(J, K, Q) = Q K' + Q' J....................... .(I) Aplicando la ecuacin anterior a los MVB 1 y 0 del circuito, se tiene: Q+1(J1, K1, Q1) = Q1K'1 + Q'1J1...........(II) Q+0(J0, K0, Q0) = Q0K'0 + Q'0J0..........(III)

Del circuito, se obtienen las siguientes expresiones, considerando que Q0=Y0: J1 = x y0.........................................................(1) K1 = x' y'0......................................................(2) J0 = x..............................................................(3) K0 = y'1..........................................................(4) Sustituyendo (1) y (2) en (II): Q+1 = y1(x' y'0)' + y'1(x y0) = y1(x + y0) + y'1 y0 x = y1 x + y1 y0 + y'1 y0 x = Y1................(5) Sustituyendo (3) y (4) en (III): Q+0 = y0 y''1 + y'0 x = y1 y0 + y'0 x = Y0...................................................................................(6)

Q1=Y1 y

z = y1 y'0 x .................................................................................................................................. (7) De las ecuaciones (5), (6) y (7), se obtienen las mascarillas para las tablas de estados. Para esto se utilizan mapas K:

Tabla de asignacin de estados (asignando: 0 0=q0, 0 1=q1, 1 1=q2, 1 0=q3):

Tabla 1 Tabla 2
Estados Siguientes

Tabla 3
Transicin

y1 0 0 1 1

y0 0 1 1 0

x=0 0 0 0 0 1 1 0 0

x=1 0 1 1 0 1 1 1 1

qv q0 q1 q2 q3

x=0 q0 q0 q2 q0

x=1 q1 q3 q2 q2

qv q0 q1 q2 q3

x=0 q0,0 q0,0 q2,0 q0,0

x=1 q1,0 q3,0 q2,0 q2,1

Para construir las tablas anteriores, se toma en cuenta lo siguiente: Para la tabla 1: la combinacin y secuencia de valores para y1 y y0, corresponden a los que dichas variables toman en los mapas de Karnaugh de la figura anterior. Para x=0: los valores de la primera columna, corresponden a la columna 1 del mapa de Q1+ y los de la segunda columna, a los valores de la columna 2 del mapa de Q0+. Para x=1: los valores de la primera columna, corresponden a la columna 2 del mapa de Q1+ y los de la segunda columna, a los valores de la columna 2 del mapa de Q0+. En la tabla 2 de estados siguientes, se sustituyen los valores binarios por el estado correspondiente, de acuerdo a la definicin anterior; es decir: 00 por q0, 01 por q1, 11 por q2 y 10 por q3, para cada par de columnas de la tabla 1. Para la tabla 3 de transicin, los valores de qestado,salida, los valores de los estados corresponden a la tabla de estados siguientes y los valores de z se determinan de su ecuacin obtenida en el mapa de Karnaugh correspondiente, o sea: z=y1y'0x. Cuando x=0, todos los valores de z son cero; cuando x=1, slo cuando y1=1, y0=0 y x=1, z toma el valor de 1, o sea en la ltima combinacin, para las otras combinaciones z=0. De la tabla anterior, se obtienen el diagrama de estados y la carta de tiempos.

Ejemplo 1 de Diseo. Definicin del problema: Se debe disear un circuito secuencial en la modalidad de reloj (sincrnico), cuyo diagrama a bloques aparece en la figura adjunta, que disponga de un mecanismo externo de restauracin que, cuando sea necesario, restaurare al circuito al estado inicial. Determinar el diagrama de estados del circuito,

de tal manera que genere una salida 1 para un perodo de reloj que coincida slo con la segunda entrada de 0 de un secuencia que se compone exactamente de 2 UNOS (no ms de dos) seguidos por 2 CEROS. Cuando la salida ha sido 1 durante el perodo de reloj, la salida se mantendr en 0 hasta que el circuito se restaure externamente. De la figura se observa que Z=1 si X tiene la secuencia 1100, el cualquier otro caso Z=0.

Con estos datos se puede construir la carta de tiempo, como se muestra en la siguiente figura:

Claramente se observa que durante 2 ciclos de reloj, X=1 y Z=0, que en los siguientes 2 ciclos X=0, cumplindose las condiciones del enunciado, por lo que Z=1 a partir del cuarto ciclo de reloj y permanece en ese valor.

Otra forma de visualizacin es por medio del diagrama de estados, que es equivalente a la carta de tiempo.

Se parte de un estado inicial q0, despus se analiza es valor de la entrada y la salida; si la entrada es 1 y la salida 0, se pasa al estado q1 (1/0 sobre la flecha), pero si la entrada es 0 y la salida 0, permanece en el estado q0 (0/0 sobre la flecha); del estado q1 se tienen dos posibilidades: si la entrada es 1 se pasa al estado q2 y si es 0 al estado q5 (1/0 y 0/0 sobre las flechas, respectivamente); del estado q2 se pasa al estado q3 si la entrada es igual a 0 y al estado q5 si la entrada es igual a 1, en ambos casos la salida es 0 (0/0 y 1/0 sobre las flechas, respectivamente); del estado q3 se pasa al estado q4 si la entrada es 0 y la salida 1 (se cumple la secuencia que establece el enunciado), si la entrada es 1 y la salida 0 se pasa al estado q5 (0/1 y 1/0 sobre las flechas, respectivamente); el estado q4 se mantiene en 0, independientemente de que la entrada cambie a 0 o 1; finalmente, el estado q5 se mantiene mientras la entrada sea 0 y pasar al estado q1 si la entrada es 1, en ambos casos la salida es 0.

El diagrama de estados se resume en la tabla de estados, en donde los valores para las columnas x=0 y x=1, corresponden a los estados siguientes: Estado presente qv q0 q1 q2 q3 q4 q5 Estados siguientes x=0 x=1 q0,0 q1,0 q5,0 q2,0 q3,0 q5,0 q4,1 q5,0 q4,0 q4,0 q5,0 q1,0

En la tabla de estados se tiene la siguiente notacin para los estados siguientes: qestado siguiente,salida

El siguiente paso consiste en la reduccin de la tabla de estados, siendo el mtodo de inspeccin. En este mtodo se establece que dos estados son equivalentes si:

1. Son circuitos completamente especificados. Se dice que un circuito es

completamente especificado, si partiendo de un estado se conoce a donde llegar (estado siguiente) y se sabe el valor de la seal de salida con un determinado vector de entrada.

2. Si L(q, x) = L(p, x)
donde: L = funcin de salida p, q = estados presentes x = vector de entrada entonces: q = p

De la tabla de estados, se observa que q0 y q5 son equivalentes; por tanto, si cumplen con esta regla se puede anular a cualesquiera de los dos. En este ejemplo se eliminar q5, sustituyndolo en todos los casos por q0. Haciendo lo anterior, se llega a la tabla (a) y al diagrama de estados reducido: (a) Tabla de estados Reducida x=0 q0,0 q0,0 q3.0 q4,1 q4,0

qv q0 q1 q2 q3 q4

x=1 q1,0 q2,0 q0.0 q0,1 q4,0

El siguiente paso consiste en la asignacin de estados, que depende del nmero de estados, las variables de estado requeridas para generar dichos estados y el nmero de multivibradores para obtener las variables de estado. Su relacin est dada por: m = nmero de estados = 5 r = nmero de variables de estado = 2r > m r = nmero de multivibradores = 23 > 5 Como 8 > 5, entonces se tienen 3 variables de estado: y2, y1 y y0. Es decir, se requerirn 3 multivibradores, como se muestra en la figura adjunta, en la cual no se indica el tipo de

multivibrador, ya que an no se han establecido, lo que significa que podran ser de cualquier tipo. En base a lo anterior, se construye la tabla de asignacin de estados, en la que se muestran 4 posibles asignaciones q1v, q2v, q3v y q4v, siendo q1v la primera asignacin, q2v la segunda, y as sucesivamente. Tablas de Asignacin de Estados y2 y1 y0 q1v q2v q3v q4v 0 0 0 q0 x x x 0 0 1 q1 q0 x x 0 1 0 q2 q1 q0 x 0 1 1 q3 q2 q1 q0 1 0 0 q4 q3 q2 q1 1 0 1 x q4 q3 q2 1 1 0 x x q4 q3 1 1 1 x x x q4 Tomando en cuenta la primera asignacin (q1v), se obtiene la tabla (b), que toma como referencia la tabla (a):
(b)

Primera asignacin q1v qv y2 y1 y0 x=0 x=1 q0 0 0 0 000,0 001,0 q1 0 0 1 000,0 011,0 q2 0 1 1 010,0 000,0 q3 0 1 0 110,1 000,0 q4 1 1 0 110,0 110,0 x 1 1 1 xxx,x xxx,x x 1 0 1 xxx,x xxx,x x 1 0 0 xxx,x xxx,x En la tabla (b), se observa que en las columnas para x=0 y x=1 hay 4 dgitos, los cuales corresponden a los estados siguientes de los tres multivibradores y la salida, o sea: y2+y1+y0+,z. As, los valores para y2+ corresponden a la columna de color amarillo, para y1+ la columna en verde, para y0+ la columna color azul y para z la columna en rojo. Los valores de excitacin dependern del tipo de multivibrador a usar.

Utilizando multivibradores tipo J-K, cuya tabla de excitacin es: Tabla de EXCITACIN Q+ J K 0 0 x 1 1 x 0 x 1 1 x 0

Q 0 0 1 1

Para obtener los mapas de Karnaugh, se combinan las dos tablas anteriores, en las siguientes tablas: Estado presente y2 0 0 0 0 1 1 1 1 y1 0 0 1 1 1 1 0 0 y0 0 1 1 0 0 1 1 0 x=0 Estado siguiente y2+ y1+ y0+ 0 0 0 0 0 0 0 1 0 1 1 0 1 1 0 x x x x x x x x x MB2 MB1 MB0 J2 0 0 0 1 x x x x K2 x x x x 0 x x x J1 0 0 x x x x x x K1 x x 0 0 0 x x x J0 0 x x 0 0 x x x K0 x 1 1 x x x x x z 0 0 0 1 0 x x x

Estado presente y2 0 0 0 0 1 1 1 1 y1 0 0 1 1 1 1 0 0 y0 0 1 1 0 0 1 1 0

x=1 Estado siguiente y2+ y1+ y0+ 0 0 1 0 1 1 0 0 0 0 0 0 1 1 0 x x x x x x x x x MB2 MB1 MB0 J2 0 0 0 0 x x x x K2 x x x x 0 x x x J1 0 1 x x x x x x K1 x x 1 1 0 x x x J0 1 x x 0 0 x x x K0 x 0 1 x x x x x z 0 0 0 0 0 x x x

Obtencin de los mapas de Karnaugh para cada una de las entradas de los multivibradores J-K y la salida z. Para J2, se copia la informacin en el mapa de la columnas para x=0 y x=1, sin incluir los ceros, de las tablas anteriores. Lo mismo se hace para las otras entradas de los multivibradores y la salida z.

El logigrama queda:

Ejemplo 2 de diseo. Se desea disear un circuito secuencial de dos lneas de entrada x1 y x2 y una sola salida z. Si un pulso de reloj llega cuando x1=0 y x2=0 (00), el circuito debe asumir un estado de restauracin que se puede representar con Q0. Suponer que los siguientes 6 pulsos de reloj, despus de un pulso de restauracin, coinciden con la siguiente secuencia de combinaciones de entrada. Las entradas, representadas por x1 y x2, son 01, 10, 11, 01, 10 y 11. La salida z=1 coincidiendo con el sexto pulso de esta secuencia de 6 pulsos de reloj, pero z=0 en todos los otros momentos. El circuito no puede restaurar a Q0 excepto mediante la entrada 00. Definir un estado especial al que puede pasar el circuito una vez que sea

imposible que se produzca una secuencia que origine una salida. Por lo tanto, el circuito deber esperar en el estado especial hasta que se restaure. Secuencia: 01 10 11 01 10 11 Carta de tiempos:

Diagrama de estados:

Del diagrama de estados se obtiene la tabla de estados: Tabla de ESTADOS x1 x2 x1 x2 x1 x2 x1 x2 0 0 0 1 1 1 1 0 q0,0 q1,0 q7,0 q7,0 q0,0 q7,0 q7,0 q2,0 q0,0 q7,0 q3,0 q7,0 q0,0 q4,0 q7,0 q7,0 q0,0 q7,0 q7,0 q5,0 Tabla REDUCIDA (q6=q7) x1 x2 x1 x2 x1 x2 x1 x2 qv 0 0 0 1 1 1 1 0 0 q q0,0 q1,0 q6,0 q6,0 q1 q0,0 q6,0 q6,0 q2,0 2 0,0 6,0 3,0 q q q q q6,0 3 0,0 4,0 6,0 q q q q q6,0 q4 q0,0 q6,0 q6,0 q5,0

qv q0 q1 q2 q3 q4

q5 q0,0 q6 q0,0 q7 q0,0

q7,0 q7,0 q7,0

q6,1 q7,0 q7,0

q7,0 q7,0 q7,0

q5 q0,0 q6 q0,0

q6,0 q6,0

q6,1 q6,0

q6,0 q6,0

Diagrama de estados reducido:

Uno de los criterios de asignacin, es considerar al circuito de salida de tal manera que sea ste el ms sencillo. Para conseguir esto, se mueve el estado q5 (en este caso) que contenga la seal de salida igual a 1, a una posicin tal que sea fcil de hacer enlaces con los estados opcionales. qv x1 x2 x1 x2 x1 x2 x1 x2

q q1 q2 q3 q4 q6 q5 qx

0 0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 q0,0 qx,x

0 1 q1,0 q6,0 q6,0 q4,0 q6,0 q6,0 q6,0 qx,x

1 1 1 0 q6,0 q6,0 q6,0 q2,0 q3,0 q6,0 q6,0 q6,0 q6,0 q5,0 q6,0 q6,0 q6,1 q6,0 qx,x qx,x

Utilizando multivibradores tipo D, se pasa a la siguiente tabla:

Estado Presente

x 1x 2 00 y y y
+ + + 2 1 0

x 1x 2
+ + 2 1 0

x1x2

x 1x 2

y2 y1 y0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0

01 11 10 + + + y y y y2 y1 y0 y2 y1+y0

q0 0 q
1

0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 x 0 0 0 0 0 x 0 0 0 0 0 x 1 1 1 1 1 x 1 1 1 1 1 x 1 0 1 1 1 x 0 1 1 1 1 x 1 1 1 1 1 x 0 1 1 1 1 x 1 1 1 1 1 x 1 1 0 1 1 x 1 1 1 1 1 x

0 0 0 1 1 1 1

q3 q2 q4 q6 q5 qx

La tabla de excitacin del multivibrador tipo D es: Tabla de EXCITACIN

Estado presente Estado siguiente Entrada

Q 0 0 1 1

Q+ 0 1 0 1

D 0 1 0 1

Mapas de Karnaugh: Se obtienen tres mapas, uno para cada multivibrador; As para D2, se toman los valores indicados en la columna verde, considerando los valores de x1 y x2. As, para x1=x2=0, los valores corresponden a la primera columna de mapa K; para x1=0 y x2=1, a los de la segunda columna de mapa y as sucesivamente. Para D1 se sigue el mismo procedimiento pero tomando los

valores de la columna naranja. Finalmente para D0, se consideran los valores de la columna azul. Obsrvese que z=1, cuando x1=x2=0 , y2=1 y y1=y0=0.

El logigrama correspondiente es:

EJERCICIOS. 1. Determinar el diagrama y la tabla de estados de un circuito detector de

secuencia que detecte 101. La salida debe ser 1 cuando ocurra el ltimo pulso de la secuencia. La salida Z deber restablecerse a 0 para el siguiente pulso. La secuencia deber presentar traslape. x = 010101101

2. Obtener el diagrama y la tabla de estados para un circuito detector de

secuencia de tal manera que Z=1 en el segundo bit de 2 unos consecutivos. El circuito debe disearse con traslape siempre y cuando se siga la siguiente secuencia: x = 01100111110

3. Obtener el diagrama y la tabla de estados tal que Z=1 cuando ocurra el

segundo bit de la secuencia 01. x = 010100100

4. Obtener la tabla y el diagrama de estados tal que Z=1 cuando la secuencia

sea 1010. x = 00101001010101110

5. En una interseccin de
dos calles, una en la direccin norte-sur (N-S) y otra en la direccin este-oeste (E-O). Se instalan semforos con indicaciones de rojo, mbar y verde. Disear un circuito mostrando la secuencia de estados que recorrern las luces. Suponer que el sistema est controlado por un reloj cuyo perodo es de 5 segundos. En cada direccin se permite trfico durante 20 segundos y la luz mbar dura 20 segundos.

REDUCCIN DE TABLAS DE ESTADO

Existen 3 mtodos: Por inspeccin, por particiones y por tablas de implicacin. comentar el mtodo de inspeccin

Mtodo de reduccin por particiones.

Empezaremos a desarrollar este mtodo, estableciendo algunas definiciones importantes:

Relacin de equivalencia. Cuando un par de ordenadas de elementos x e y posee una propiedad que los relaciona, se dice que x est relacionado con y; se expresa en la forma: xRy Para que se cumpla la expresin anterior, se requiere:

1. x R y entonces x = x 2. x R y entonces x = y

propiedad reflexiva propiedad simtrica propiedad transitiva

3. x R y y y R z entonces x = y y y = z, por tanto: x = z

Estados equivalentes. La condicin para que existan estados equivalentes, es que el circuito est completamente especificado. Se dice que un circuito est completamente especificado si las salidas y los estados siguientes se especifican para cada combinacin de estados presentes y de entrada. La funcin de estado siguiente se denota por el smbolo ) y la funcin de salida por 8. Se emplear la siguiente notacin: ) = )(estado presente, vector de entrada) = qv+1 8 = 8(estado siguiente, vector de salida) = z

EJEMPLO. Sea la siguiente tabla y el vector x = 023001:

Estado presente q q1 q2 q3 q4 x (condiciones de entrada) 00 01 11 10 0 1 3 2 3,0 1,0 2,0 2,0 q q q q q3,0 q3,0 q4,0 q4,0 3,0 1,1 1,3 q q q q1,2 q4,0 q4,0 q2,0 q2,0 qestado siguiente,salida

De la tabla anterior, se determinan los estados presente y siguiente: )(q1,0) = q3 )(q3,2) = q1 )(q1,3) = q2 )(q2,0) = q3 )(q3,0) = q3 )(q3,1) = q1 8(q1,0) = 0 = 00 8(q3,2) = 2 = 10 8(q1,3) = 0 = 00 8(q2,0) = 0 = 00 8(q3,0) = 0 = 00 8(q3,0) = 1 = 01

Donde: )(q1,0) = q3 indica: )(qestado presente,entrada)=qestado siguiente; 8(q1,0) = 0 indica: 8(qestado presente,entrada)= salida (en decimal y binario), para el primer rengln y en forma similar para los siguientes renglones.

Con los resultados anteriores, se pueden establecer las siguientes definiciones:

Definicin 1: Sean A y B dos circuitos completamente especificados sujetos a

las mismas condiciones de entrada posibles; sea x1, x2,..., xm una secuencia de valores posibles del conjunto de entrada x de una longitud arbitraria. Los estados p, pertenecen a B, y los q, pertenecen a A, son indistinguibles (equivalentes), lo cual se expresa como p = q, si y slo si: )A (q, x1, x1, x1,...., x1) = 8B (p, x1, x1, x1,...., x1)

Definicin 2: Se dice que los circuitos secuenciales A y B son equivalentes, lo

cual se expresa A=B, si para cada estado q de A, existe una tabla de estado p de B, tal que p=q, e inversamente para cada estado p de B existe un estado q de A, tal que q=p. Conclusin: Dada una tabla de estados, el objetivo es obtener una tabla de estados con el menor nmero posible de ellos, porque esto implica utilizar un nmero menor de elementos de memoria (multivibradores).

Definicin 3: Se har que los estados de un circuito secuencial se dividan en

clases separadas. p=q denota que los estados p y q quedan dentro de la misma clase en la particin. Esta particin se compone de clases de equivalencia de estados indistinguibles (2 estados indistinguibles deben estar en la misma clase), si y slo si se satisfacen las dos condiciones siguientes para cada par de estados p y q en la misma clase (p=q) y cada entrada individual x:

1. 8 (p, x) = 8 (q, x) indica que las salidas son iguales 2. )(p, x) = )(q, x) significa que quedan dentro de la misma clase Definicin: Los estados S1,S2,...,Sj de un circuito secuencial son de
equivalencia, si y slo si, para cada secuencia posible Ip se producir la misma secuencia de salida, sin importar que S1,S2,...,Sj sean los estados iniciales. Esta definicin puede plantearse de otra forma, por la condicin de pares siguientes: Considerar que Sk y Sl sean los estados siguientes del circuito secuencial, al aplicarse la entrada Ip en los estados Si y Sj, respectivamente. Se dice entonces que Si y Sj son equivalentes si y slo si para cada entrada posible Ip:

1. La salida producida por el estado Si es igual a la producida por Sj. 2. Los estados siguientes Sk y Sl son equivalentes. EJEMPLO 1. Obtener una tabla de estados mnima y equivalente de la
siguiente tabla: Estado presente A B C D E Entrada x=0 x=1 C/1 B/0 C/1 E/0 B/1 E/0 D/0 B/1 E/0 A/1 estado siguiente/salida

(A B C D E) Conjunto universal x=0 11100 Primero salidas. Formamos subconjuntos, de acuerdo a la tabla anterior x=1 00011
1ra. PARTICIN

(A B C)(D E) Formamos subconjuntos x=0 C C B D E Analizamos sobre puros estados siguientes. CCB van al mismo x=1 B E E B A BEE van a distinto subconjunto con x=1, por lo que debe particionarse
subconjunto con x=0
2a. PARTICIN

(A)(B C)(D E) x=0 C B D E DE van al mismo subconjunto con x=0 x=1 E E B A BA van a distinto subconjunto con x=1
3a. PARTICIN

(A)(B C)(D) (E) x=0 CB As queda, ya que no es posible dividir en ms subconjuntos x=1 EE a b d e a=(A), B=(BC), d=(D) y e=(E) La tabla equivalente mnima y el diagrama de estados mnimo, se presentan a continuacin:

Estado presente a b d e

Entrada x x=0 b/1 b/1 d/0 e/0

x=1 b/0 e/0 b/1 a/1

EJEMPLO 2. Dada la siguiente tabla, obtener una tabla de estados mnima y

equivalente: TABLA 1 Estado presente A Entrada x=0 A/1 x=1 E/0

B C D E F G H
1ra. PARTICIN

A/0 E/0 B/0 F/0 B/0 F/0 C/0 G/1 C/0 G/1 D/0 H/1 D/0 H/1 estado siguiente/salida

(A B C D E F G H) Conjunto universal x=0 1 0 0 0 0 0 0 0 De acuerdo a salidas x=1 0 0 0 0 1 1 1 1

2a. PARTICIN

(A)(B C D)(E F G H) x=0 A A B B C C D D ABB van a distinto subconjunto, por lo que particionamos x=1 E E F F G G H H
3a. PARTICIN

(A)(B)(C D)(E F G H) BB CCD x=0 D Van a los mismos subconjuntos FF GGH x=1 H

a b c

a=(A), b=(B), c=(CD) d=(EFGH)

Tomando en cuenta la Tabla 1 inicial, se obtiene la tabla equivalente mnima y el diagrama de estados mnimo, presentados a continuacin:

Estado presente a b c d

Entrada x x=0 a/1 a/0 b/0 c/0

x=1 d/0 d/0 d/0 d/1

EJEMPLO 3. Dada la siguiente tabla, obtener una tabla de estados mnima y

equivalente: Tabla 1 Estado presente A B C D E F G H
1ra. PARTICIN

Entrada x=0 x=1 E/0 D/0 A/1 F/0 C/0 A/1 B/0 A/0 D/1 C/0 C/0 D/1 H/1 G/1 C/1 B/1 estado siguiente/salida Conjunto universal
De acuerdo a salidas

1 x=0 x=1

ABCDEFGH 01 0 01 01 1 00 1 00 11 1

2a. PARTICIN

(A D C F B E G H) x=0 0 0 0 0 1 1 1 1 Arreglamos de acuerdo a salidas iguales x=1 0 0 1 1 0 0 1 1 (A D)(C F)(B E)(G H)

3a. PARTICIN

2 (A D)(C F)(B E)(G H) Ahora de acuerdo a estados siguientes x=0 E B CC A D H C HC van a distinto subconjunto x=1 D A A D F C G B
3a. PARTICIN

(A D)(C F)(B E)(G)(H) x=0 E B C C A D H C Ya no es posible formar mas subconjuntos x=1 D A A D F C G B Renombrando los subconjuntos: (A D)(C F)(B E)(G)(H)

c d e

a=(AD), b=(CF), c=(BE), d=(G) y e=(H)

Tomando en cuenta la Tabla 1 inicial, obtenemos la tabla equivalente mnima y el diagrama de estados mnimo, presentados a continuacin:

Estado presente a b c d e

Entrada x x=0 c/0 b/0 a/1 e/1 b/1

x=1 a/0 a/1 b/0 d/1 c/1

EJEMPLO 4. Dada la siguiente tabla, obtener una tabla de estados mnima y

equivalente: Estado presente A B C D
1ra. PARTICIN

Entrada x=0 x=1 A/0 B/0 A/0 C/0 A/0 D/0 A/0 D/1 estado siguiente/salida

x=0 x=1

(A B C D) Conjunto universal 0 0 0 0 De acuerdo a salidas 0 0 0 1

2a. PARTICIN

(A B C)(D) x=0 A A A A x=1 B C D D

3a. PARTICIN

De acuerdo a estados siguientes

(A B)(C)(D) x=0 A A A A De acuerdo a estados siguientes x=1 B C D D (A)(B)(C)(D) No es posible simplificarla

EJEMPLO 5. Dada la siguiente tabla, reducirla por el mtodo de particiones:

TABLA A Entrada x=1 1/0 6/1 5/0 7/0 3/0 5/0 3/0
estado siguiente/ salida

Estado presente 1 2 3 4 5 6 7

x=0 1/0 1/1 4/0 1/1 2/0 4/0 2/0

x=0 x=1 x=0 x=1

1ra. PARTICIN

Estado presente 1 2 3 4 5 6 7 Conjunto universal 0 1 0 1 0 0 0 De acuerdo a salidas 0 1 0 0 0 0 0 (1 3 5 6 7) (4) (2) 0 0 0 0 0 1 1 Primero agrupamos de acuerdo a salidas 0 0 0 0 0 0 1 (1 3 5 6 7) (4) (2) 1 4 2 4 2 1 1 Considerando estados siguientes 1 5 3 5 3 7 6

x=0 x=1
2a. PARTICIN

(1) (3 5 6 7) (4) (2) x=0 1 4 2 4 2 1 1 Por inspeccin 3 y 6 forman un subconjunto x=1 1 5 3 5 3 7 6 Por inspeccin 5 y 7 forman un subconjunto Renombrando los subconjuntos (1) (3 6) (5 7) (4) (2) a d e c b Considerando la tabla inicial A y los resultados anteriores, se obtiene la tabla de estados reducida: Estado Entrada x presente x=0 x=1 a b a/0 a/1 a/0 d/1

c d e

a/0 c/1 b/0

e/0 e/0 d/0

EJERCICIOS.
Dadas las siguientes tablas, reducirlas por el mtodo de particiones:

1. 3.
qv 1 2 3 4 5 6 7 x=0 1,0 1,0 4,1 2,0 1,0 3,1 2,0 x=1 1,1 6,1 5,1 6,0 3,1 4,0 3,0 qv q0 q1 q2 q3 q4 q5 q6 q7 x=0 q0,1 q0,0 q1,0 q1,0 q2,0 q2,0 q3,0 q3,0 x=1 q0,0 q4,0 q5,0 q5,0 q6,1 q6,1 q7,1 q7,1

2.
qv x=0 q0 q1,0 q1 q0,1 q2 q2,0 q3 q5,0 q4 q1,1 q5 q3,1 q6 q2,1 q7 q2,1 x=1 q0,1 q3,1 q4,0 q2,1 q6,0 q5,0 q7,0 q7,0

Mtodo de reduccin por tablas de implicacin (Mtodo de Implicantes).

Este mtodo se utiliza para determinar la equivalencia de estados. El procedimiento se realiza mediante los siguientes pasos:

1. a) Se forma una tabla anotando verticalmente las variables de estado presente,

menos la primera; y b) horizontalmente todos los estados a excepcin del ltimo. De esta tabla se obtienen todas las posibles combinaciones por pares de estados.

2. Como nicamente los estados siguientes con salidas idnticas pueden ser
equivalentes, se coloca una cruz en las celdas correspondientes de aquellos pares de estados cuyas salidas no son iguales para cada entrada.

3. Por la condicin de pares de estado, deben completarse todas las celdas

vacantes, escribindose sobre cada celda todos los pares siguientes, cuya equivalencia est implicada por la interseccin de los estados que definen cada celda. Si los pares implicados contienen nicamente los mismos estados que lo definen, o bien, si los estados equivalentes son iguales para una entrada dada, se coloca

el smbolo que indica que estos estados son equivalentes por inspeccin e independientes de otros pares implicados.

4. Una vez completada la tabla deben realizarse pasos sucesivos para determinar
si otras celdas deben cruzarse adems de las indicadas en el paso 2. Una celda debe cruzarse si contiene al menos un par implicado definido en otra celda que haya sido cruzada anteriormente.

5. Se realiza un listado a una columna por los definidos en la lnea horizontal, se

examina la tabla columna por columna para localizar celdas no cruzadas, siendo estos los pares de estados equivalentes, para aplicar enseguida la propiedad de transitividad (absorcin). (Si, Sj)(Sj, Sk) => (Si, Sj, Sk)

EJEMPLO 1. Reducir al mnimo la siguiente tabla de estados por el mtodo de

implicantes.

Estado presente A B C D E

x 0 C/1 C/1 B/1 D/0 E/0

estado siguiente/salida

1 E/0 E/0 E/0 B/1 A/1

De la tabla de implicantes, se obtiene la siguiente tabla reducida: Estado presente a b x 0 a/1 b/0 1 b/0 a/1

estado siguiente/salida

EJEMPLO 2. Reducir al mnimo la siguiente tabla de estados por el mtodo de

implicantes. x

Estado presente A B C D E F G H

E/0 A/1 C/0 B/0 D/1 C/0 H/1 C/1

D/0 F/0 A/1 A/0 C/0 D/1 G/1 B/1

ESTADO SIGUIENTE/SALIDA

EJEMPLO 3. Reducir al mnimo la siguiente tabla de estados por el mtodo de

implicantes. x

Estado presente A B C D E

C/1 C/1 B/1 D/0 E/0

B/0 E/0 E/0 B/1 A/1

ESTADO SIGUIENTE/SALIDA

EJEMPLO 4. Reducir al mnimo la siguiente tabla de estados por el mtodo de

implicantes. x

Estado presente A B C D E F G H

A/1 A/0 B/0 B/0 C/0 C/0 D/0 D/0

E/0 E/0 F/0 F/0 G/1 G/1 H/1 H/1

ESTADO SIGUIENTE/SALIDA

EJEMPLO 5. Dada la siguiente tabla, reducirla por el mtodo de tablas de

implicacin: qv 1 2 3 4 5 6 7 8 9 10 11 12 x=0 2,0 4,0 6,0 8,0 10,0 4,0 10,0 8,0 10,1 4,0 2,0 2,0 qv 1 2 3 4 0 3 4 1 1 1 4 4 1 2 2 2 3 3 1 x=1 3,0 5,0 7,0 9,0 1,0 12,0 12,0 1,0 1,0 1,0 1,0 1,0 3 4 4 4 4

estado siguiente/salida

Pasos eliminados:
Primer paso:
1-9 2-9 3-9 4-9 5-9 6-9 7-9 8-9 9-10 9-11 9-12

Segundo paso: Para este paso, se eliminan todos los que tengan implicados los de primer paso.
1-4 2-4 3-4 4-5 4-6 4-7 4-8 4-10 4-11 4-12

Tercer paso:

1-2 1-6 1-10 2-3 2-5 2-7 2-8 2-11 3-6 3-10 5-6 5-10 6-7 6-8 6-11 6-12 7-10 8-10 10-11 10-12

Cuarto paso:
1-8 3-8 5-8 7-8 8-11 8-12

Bsqueda de pares equivalentes:

11 11-12 10 11-12 9 11-12 8 11-12 7 11-12 7-11 7-12 6 11-12 7-11 7-12 6-10 5 11-12 7-11 7-12 6-10 5-7 5-11 5-12 4 11-12 7-11 7-12 6-10 5-7 5-11 5-12 3 11-12 7-11 7-12 6-10 5-7 5-11 5-12 3-5 3-7 3-11 3-12 2 11-12 7-11 7-12 6-10 5-7 5-11 5-12 3-5 3-7 3-11 3-12 2-6 2-10 1 11-12 7-11 7-12 6-10 5-7 5-11 5-12 3-5 3-7 3-11 3-12 2-6 2-10 1-3 1-5 1-7 1-11 1-12 4 8 9

Diagrama de Merger:

qv 1 2 4 8 9

Tabla reducida x=0 2,0 4,0 8,0 8,0 2,1

estado siguiente/salida

x=1 1,0 1,0 9,0 1,0 1,0

Explicacin de circuitos no especificados completamente (diagrama de Merger)

EJEMPLO:
Estado presente A B C D E x 0 A/C/D/0 -/A/0 1 -/B/0 -/B/C/-

estado siguiente/salida

x 0 1 A'=A AC B/0 BD /1 B'=E DA C/1 C /0

se llena con la primera tabla

x 0 1 A'B'/ A' A'/0 1 B' A'/0 B'/1

se llena con la tabla adjunta

x 0 1 A'=AC AD/0 B/1 D B'=B C'=E C/1 B/0 A/0 C/-

x 0 1 A'/ A' B'/1 0 A'/ B' B'/0 1 A'/ C' A'/0

x 0 1 A'=AC AD/ C/1 E 0 B'=BD C/1 B/0

x 0 1 A',B' A' A'/1 /0 B' A'/1 B'/0

NOTA: Los incompatibles:

U=MN {NSMC
No. de compatibles mximo de conjuntos

NSOC}
Estados originales del circuito

L=MX {NSMI1 , NSMI2 , NSMI3} 2 2 2

No. de estados del isimo grupo del conjunto de incompatibles mximo

L <= K <= U

Ejercicios
Reducir por medio de tablas de implicacin, los siguientes problemas:

1.
qv 1 2 3 4 5 6 7 8 9 10 11 00 0 6 6 6 5 5 6 5 6 9 6 6 01 1 2 3 9 6 9 6 10 2 9 11 9 10 2 1 1 4 7 7 1 7 1 1 1 4 11 3 1 1 1 8 1 1 1 8 1 1 1 00 0 0 0 0 1 1 0 1 0 0 0 0 01 1 0 0 0 0 0 0 0 0 0 0 0 10 2 0 0 1 1 1 0 1 0 0 0 1 11 3 0 0 0 0 0 0 0 0 0 0 0 qv A B C D E F G H 00 0 E,1 C,0 B,1 G,0 C,0 C,1 D,1 B,1 01 1 C,0 F,1 A,0 F,1 F,1 F,1 A,0 C,0

2.
10 2 B,1 E,1 D,1 E,1 D,1 D,0 B,1 E,1 11 3 E,1 B,0 F,1 B,0 E,0 H,0 F,1 F,1

Asignacin de estados El nmero total de elementos de memoria NFF = r = variables de estado, estar relacionado al nmero de estados NS = m del circuito, es decir: 2NFF - 1 < NS < 2NFF 2r - 1 < m < 2r Por lo tanto, habr un nmero de asignacin de estados, NAE, igual a: NAE = 2r! / (2r - m)! Que es la forma de asignacin de estados de 2r combinaciones de estados binarios de asignacin a los NS estados (m). La siguiente tabla muestra algunos ejemplos numricos:
Nmero de Nmero de Nmero de asignaciones Nmero de asignaciones estados (m) variables de estado (r) de estado (NAE) especficas 1 2 3 4 5 6 0 1 2 2 3 3 2 24 24 6,720 20,160 3 3 3 140 420

7 8 9 10

3 3 4 4

40,320 40,320 4.5x109 4.9x1010

840 840 10'810,800 75'675,600

Asignaciones tiles: NAU = 2r - 1! / [(2r - m)! r!]

Criterios para la asignacin de estados: Regla I A) Se deben examinar los renglones de la tabla reducida que tengan anotaciones idnticas para el estado siguiente en cada columna. Estos renglones deben recibir asignaciones adyacentes. De ser posible las anotaciones del estado siguiente en esos renglones deben recibir asignaciones de acuerdo con la regla II. B) Se verifican los renglones de la tabla de estados reducida que tienen las mismas anotaciones del estado siguiente pero en diferente orden de columna. A estos renglones se les deben dar asignaciones adyacentes. Las anotaciones del estado siguiente pueden recibir asignaciones adyacentes. C) Los renglones con anotaciones idnticas para el estado siguiente, en algunas pero no en todas las columnas, deben recibir asignaciones adyacentes, en donde los renglones que tengan ms columnas idnticas asuman la mxima prioridad. Regla II Las anotaciones del estado siguiente para un rengln dado, deben recibir asignaciones diferentes. Regla III Las asignaciones deben hacerse de tal manera que simplifiquen los mapas de salida.

Ejemplo:
El principio de un mensaje de un sistema de comunicaciones en particular, se denota mediante la aparicin de 3 unos consecutivos en una lnea x. Los datos en esta lnea se han sincronizado con una seal de reloj que tiene una salida 1 slo

en el tiempo de reloj que coincida con el tercero de una secuencia de 3 unos en la lnea x. El circuito servir para advertirle al sistema receptor sobre la iniciacin de un mensaje. Se propone un mecanismo de restauracin independiente una vez que concluya el mensaje. A continuacin se presentan la carta de tiempo y el diagrama de estados:

Tabla de estados qv x=0 x=1 q0 q4,0 q1,0 a q1 q4,0 q2,0 a q0 q4,0 q3,1 b

Tabla reducida qv x=0 x=1 q0 q0,0 q1,0 q1 q0,0 q0,0 q0 q0,0 q3,1

q3 q4

q3,0 q4,0

q3,0 q1,0

a q0=q4

q3

q0,0

q3,0

A continuacin se muestra la tabla correspondiente a la primera asignacin. Asimismo, se proponen multivibradores tipo J-K, cuya tabla de excitacin se muestra en seguida: 1ra. asignacin x=0 x=1 y1 y0 + + + y 1y 0,z y 1y+0,z 0 0 0 0,0 0 1,0 0 1 0 0,0 1 1,0 1 1 0 0,0 1 0,1 1 0 1 0,0 1 0,0 MVB tipo J-K Q 0 0 1 1 Q+ 0 1 0 1 J 0 1 x x K x x 1 0

qv q0 q1 q2 q3

Donde y1, y0 son los estados presentes y y+1, y+0 son los estados siguientes, para x=0 y x=1. Combinando las dos tablas previas, se obtienen los valores para los dos multivibradores J-K para los mapas de Karnaugh, como se muestra en la siguiente tabla: qv y1 y0 q q1 q2 q3
0

0 0 1 1

0 1 1 0

J1 0 0 x x

x=0 K1 J0 x 0 x x 1 x 0 0

K0 x 1 1 x

J1 0 1 x x

x=1 K1 J0 K0 x 1 x x x 0 0 x 1 0 0 x

Los valores de esta tabla se encuentran de la siguiente manera: Para los valores de J1 y K1, se consideran las columnas y1 y y+1 (corresponden a Q y Q+), de la tabla 1ra. asignacin; se buscan en la tabla de excitacin del multivibrador J-K y se determinan los valores de J1 y K1. Se sigue el mismo procedimiento para J0 y K0. Los valores de z, se encuentran directamente de la tabla 1ra. asignacin. A continuacin se presentan los mapas para determinar las funciones de entrada de los multivibradores.

El logigrama correspondiente a la 1ra. asignacin es:

La tabla de estados correspondiente a la 2a. asignacin es: 2a. asignacin x=0 y+1y+0,z 0 0,0 0 0,0 0 0,0 1 0,0

qv q0 q1 q2 q3

y1 y0 0 0 1 1 0 1 1 0

x=1 y+1y+0,z 1 1,0 1 0,0 0 1,1 1 0,0

Nuevamente, combinando esta tabla con la tabla de excitacin del multivibrador tipo J-K, se tiene: qv y1 y0 q q1 q2 q3
0

0 0 1 1

0 1 1 0

J1 0 0 x x

x=0 K1 J0 x 0 x x 1 x 0 0

K0 x 1 1 x

J1 1 1 x x

x=1 K1 J0 K0 x 1 x x x 1 1 x 0 0 0 x

Esta tabla se obtuvo siguiendo el mismo procedimiento que en el caso anterior. Los mapas de Karnaugh para la 2a. asignacin son:

El logigrama para la 2a. asignacin es:

La tabla de estados correspondiente a la 3a. asignacin es: 3a. asignacin x=0 y+1y+0,z 0 0,0 0 0,0 1 1,0 0 0,0

qv q0 q1 q2 q3

y1 y0 0 0 1 1 0 1 1 0

x=1 y+1y+0,z 1 0,0 1 1,1 1 1,0 0 1,0

Nuevamente, combinando esta tabla con la tabla de excitacin del multivibrador tipo J-K, se tiene: qv y1 y0 q q1 q2 q3
0

0 0 1 1

0 1 1 0

J1 0 0 x x

x=0 K1 J0 x 0 x x 0 x 1 0

K0 x 1 0 x

J1 1 1 x x

x=1 K1 J0 K0 x 0 x x x 0 0 x 0 1 1 x

Esta tabla se obtuvo siguiendo el mismo procedimiento que en el caso anterior. Los mapas de Karnaugh para la 3a. asignacin son:

El logigrama para la 3a. asignacin es:

EJERCICIOS