a

L La ab bo or ra at to or ri iu um m
O Ot to om ma as si i I In nd du us st tr ri i d da an n S Si is st te em m E Em mb be ed dd de ed d

Jurusan Teknik Elektro
Fakultas Teknik Universitas Surabaya



Laporan Resmi Kerja Laboratorium
Teknologi Digital


Lab 6
Desain rangkaian sekuensial
menggunakan IC TTL
Nama : Indah Kusumaningrum
Nrp. : 6131028

Semester 2
Tahun Akademik 2013- 2014


Laboratorium Otomasi Industri dan Sistem Embedded



PENDAHULUAN
Selain rangkaian kombinasi, jenis rangkaian digital yang lain adalah
rangkaian sekuensial. Pada rangkaian sekuensial, fungsi output merupakan
fungsi dari input dan fungsi output yang sebelumnya (lampau) dari
rangkaian tersebut. Pada rangkaian sekuensial, dikenal adanya dua buah
jenis struktur rangkaian yaitu Moore Machine dan Mealy Machine dimana
keduanya hanya berbeda pada waktu/saat terjadinya perubahan output
rangkaian. Output rangkaian Mealy machine berubah pada saat transisi
STATE sedangkan output rangkaian Moore Machine berubah pada saat
berada di STATE yang baru. Rangkaian sekuensial dapat dibagi menjadi dua
kelompok besar yaitu rangkaian sekuensial synchronous dan asynchronous.
Keduanya mempunyai karakteristik yang berbeda yang berpengaruh
terhadap penggunaannya di dalam desain rangkaian digital. Salah satu jenis
rangkaian sekuensial yang paling banyak dipakai dalam desain rangkaian
digital adalah counter (pencacah). Rangkaian ini dapat ditemukan di hampir
semua rangkaian digital sekuensial mulai dari rangkaian digital sederhana
sampai dengan mikroprosesor tercanggih saat ini.

TUJUAN
Setelah melakukan kerja laboratorium ini, mahasiswa diharapkan mampu:
1. Mendesain rangkaian elektronika sekuensial menggunakan ASIC.
2. Mengidentifikasi perbedaan karakteristik Moore Machine dan Mealy
Machine
3. Mengimplementasikan langkah-langkah desain rangkaian sekuensial.

HASIL PERCOBAAN, ANALISA DATA dan KESIMPULAN

1. Mendesain dan mengidentifikasi karakteristik rangkaian synchronous BCD
Counter.

















PS NS JK Flip Flop
X3 X2 X1 X0 X3 X2 X1 X0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 0 1 0 x 0 x 0 X 1 X
0 0 0 1 0 0 1 0 0 x 0 x 1 X X 1
0 0 1 0 0 0 1 1 0 x 0 x X 0 1 X
0 0 1 1 0 1 0 0 0 x 1 x X 1 X 1
0 1 0 0 0 1 0 1 0 x x 0 0 X 1 X
0 1 0 1 0 1 1 0 0 x x 0 1 X X 1
0 1 1 0 0 1 1 1 0 x x 0 X 0 1 X
0 1 1 1 1 0 0 0 1 x x 1 X 1 X 1
1 0 0 0 1 0 0 1 x 0 0 x 0 X 1 X
1 0 0 1 0 0 0 0 x 1 0 x 0 x x 1
1 0 1 0 x x x x x x x x X x x x
1 0 1 1 x x x x x x x x x x x x
1 1 0 0 x x x x x x x x x x x x
1 1 0 1 x x x x x x x x x x x x
1 1 1 0 x x x x x x x x x x x x
1 1 1 1 x x x x x x x x x x x x

K-Map
X3X2
X1X0
00 01 11 10
00
x x x 0
01
x x x 1
11
x x x x
10
x x x x

J3=X2X1X0 K3= X0




J2=X1X0 K2= X1X0








J1= !x3x0 K1=X0










J0=1 K0=1


X3X2
X1X0
00 01 11 10
00
0 0 x x
01
0 0 x x
11
0 1 x x
10
0 0 x x
X3X2
X1X0
00 01 11 10
00
x 0 x x
01
x 0 x x
11
x 1 x x
10
x 0 x x
X3X2
X1X0
00 01 11 10
00
0 x x 0
01
0 x x 0
11
1 x x x
10
0 x x x
X3X2
X1X0
00 01 11 10
00
X X x x
01
X X x x
11
1 1 x x
10
0 0 x x
X3X2
X1X0
00 01 11 10
00
0 0 x 0
01
1 1 x 0
11
X X x x
10
X X x x
X3X2
X1X0
00 01 11 10
00
1 1 x 1
01
X X x X
11
X X x x
10
1 1 x x
X3X2
X1X0
00 01 11 10
00
1 1 x 1
01
X X x X
11
X X x x
10
1 1 x x

Hasil Percobaan:
Clock X3 X2 X1 X0
KeadaanAwal 0 0 0 0
Clock ke-I 0 0 0 1
Clock ke-2 0 0 1 0
Clock ke-3 0 0 1 1
Clock ke-4 0 1 0 0
Clock ke-5 0 1 0 1
Clock ke-6 0 1 1 0
Clock ke-7 0 1 1 1
Clock ke-8 1 0 0 0
Clock ke-9 1 0 0 1
Clock ke-10 0 0 0 0
Clock ke-11 Seperti clock ke-1
Analisa Data:
Sesuai dengan namanya BCD decade Counter adalah suatu rangkaian
logika yang terdiri dari 4 buah Flip-Flop yang mampu melaksanakan
perhitungan Rangkaian Counter (penghitung) adalah logika sekuensial
yang dapat dipergunakan untuk menghitung jumlah pulsa masuk dan
dinyatakan dengan bilangan biner sampai bilangan 9. Seperti terlihat
pada gambar rangkaian counter di atas keempat clock Flip-Flop
dihubungkan menjadi satu. Synchronous counter disebut juga dengan
parallel counter adalah suatu rangkaian yang dikendalikan oleh sinyal
clock secara bersamaan sehingga output flip flop yang digunakan
berguling secara bersamaan.
Cara kerja synchronous counter adalah sebelum clock dijalankan
maka kondisi output pada masing masing flip flop adalah 0
sehingga kondisi output rangkaian menjadi 0000. Kemudian ketika
clock dijalankan maka masing masing flip flop mendapat sinyal
clock secara bersamaan dan x0 bergulir dari 0 ke 1 sehingga kondisi
output rangkaian menjadi 0001. Kemudian pulsa clock kedua
menyebabkan x0 bergulir dari 1 ke 0 sehingga x1 akan bergulir dari 0
ke 1 dan hitungan menjadi 0010. Saat clock ketiga aktif maka x0
bergulir kembali dari 0 ke 1 sehingga output rangkaian menjadi 0011.
Kemudian pada clock ke empat aktif maka x2 bergulir dari 0 ke 1
sehingga output rangkaian menjadi 0100. Proses ini akan berlangsung
secara berurutan apabila terus diberikan sinyal clock. Dari flip-flop ini
persamaan masukan disederhanakan oleh K-Maps seperti yang
ditampilkan pada tabel di atas. Minterm yang tidak terpakai dari 1010
sampai 1111 dianggap sebagai tidak peduli kondisi. Jadi tidak akan
ditampilkan pada output.

Kesimpulan:
Disebut sebagai synchronous counter karena semua flip-flop
mendapat input secara bersamaan dalam setiap pulsa clock
diberikan.
Setiap output dai masing-masing flip-flop yang digunakan akan
memberikan output secara bersamaan pada saat pulsa clock
diberikan.
Synchronous counter disebut juga sebagai paralel counter karena
semua input clock dijadikan satu dan akan memberikan output
secara bersamaan dalam setiap pulsa clock.

















2. Mendesain dan mengidentifikasi karakteristik Mealy Machine Counter

State diagram untuk rangkaian serial
input detector dengan kode benar 1001
untuk Mealy Machine. (Overlapping
permitted)















D1=X0


D0=




Present State
In
Next State
Out
Flip Flop
X1 X0 X1 X0 D1 D0
0 0 0 0 0 0 0 0
0 0 1 0 1 0 0 1
0 1 0 1 0 0 1 0
0 1 1 0 1 0 0 1
1 0 0 1 1 0 1 1
1 0 1 0 1 0 0 1
1 1 0 0 0 0 0 0
1 1 1 0 1 1 0 1
X1X0
In
00 01 11 10
0 0 1 0 1
1 0 0 0 0
X1X0
In
00 01 11 10
0 0 0 0 1
1 1 1 1 1




Out=X1XoI
Hasil Percobaan:





















X1X0
In
00 01 11 10
0 0 0 0 1
1 1 1 1 1
Clock input X1 X0 0utput
awal 0 0 0
1 1 0 1 0
2 0 1 0 0
3 0 1 1 0
blm
clock
1 1 1 1
4 1 0 1 0
5 0 1 0 0
6 0 1 1 0
blm
clck
1 1 1 1
7 1 0 1 0
Analisa Data:
Mealy adalah mesin dengan output ditentukan oleh nilai input
dan informasi keadaan internal.








Diagram State dibentuk dari directed graph, terdapat node
berupa lingkaran, disebut juga state dan link berupa garis kurva
berpanah. Node dalam diagram state berhubungan dengan
keadaan flipflop. Untuk problem detektor tsb ada 4 buah state,
yaitu A, B, C dan D dengan 8 buah link, seperti ditunjukkan pada
Gambar diatas.

Untuk kode benar state A yaitu 1 dan outputnya 0 karena kode
belum selesai, maka kode selanjutnya adalah state B yaitu 0.
Kode benar state B 0 dan outputnya 0. Lalu kode benar C adalah
0 maka outputnya adalah 0. State selanjutnya yaitu state D
dengan logika 1 dan pintu state atau output aktif karena kode
sudah selesai dan semua kode benar. Karena OVERLAPPING,
maka boleh melanjutkan ke state sebelumnya yang
menghasilkan kode yang sama. Maka output state D boleh
melanjutkan ke state B.

Untuk kode salah. Bisa saja saat input kode setiap state
memasukkan kode yang salah. Maka dari itu jika kode yang
dimasukkan salah bisa mundur ke kode sebelumnya, untuk state
A berarti logika 0 karena tidak ada state sebelumnya maka jika
pada state A menginput kode 0 maka akan kembali pada state A
lagi dengan output 0. Kode salah untuk state B adalah 1, berarti
kode benar sudah ada yaitu 1(kode state A). Jika kode state B 1
maka menjadi 11, maka jika ingin mundur, maka kode benar
sebelumnya harus 0, karena state sebelumnya bukan 0 maka
nanti akan kembali ke state B sendiri. Untuk kode salah C adalah
1, dan jika ingin mundur maka kode benar sebelumnya harus 0
dan ada kode benar pada state B yaitu 0 maka state C mundur
ke state B dengan output 0. Dan untuk kode salah D maka
sudah ada kode benar 100 dan 0 untuk kode salah D. maka jika
ingin mundur, state D harus ke state A, karena untuk state
lainnya tidak bisa menghasilkan kode benar output kode salah D
adalah 0 karena kode belum selesai diinputkan.

Percobaan:
Pada saat percobaan x1 dan x0 akan berubah saat clock rising.
Mula-mula x1 dan x0 adalah 00 dengan clock pada posisi nl
daninput pada posisi 0. Dan pada saat input ke 4 yaitu 1,
sebelum clock dirising output sudah menyala ini tandanya semua
kode selesai diinput dan benar semua. Setelah clock rising maka
x1 dan x0 akan kembali ke state B yaitu 01 berari sesuai dengan
state diagram bahwa ini menunjukkan kedaan overlapping.

Kesimpulan:
Output merupakan fungsi dari present state dan nilai dari
inputnya.
Output aktif sebelum clock rising karena output pada
mealy ada setiap transisi inputnya.
Panjang statenya adalah panjang kode yang dinginkan.
3. Mendesain dan mengidentifikasi karakteristik Moore Machine

State diagram untuk rangkaian serial
input detector dengan kode benar
1001 untuk Mealy Machine.
(Overlapping permitted)






























D2= X1X0I D1=!X1X0!I+X1!X0!I+X2!I






D0= !X0I+X1!X0+!X2I Output=X2


PS
Input
NS
Output
FF
X2 X1 X0 X2 X1 X0 D3 D2 D1
0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 1 0 0 0 1
0 0 1 0 0 1 0 0 0 1 0
0 0 1 1 0 0 1 0 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 0 0 1 0 0 0 1
0 1 1 0 0 0 0 0 0 0 0
0 1 1 1 1 0 0 0 1 0 0
1 0 0 0 0 1 0 1 0 1 0
1 0 0 1 0 0 1 1 0 0 1
1 0 1 0 x x x x x x x
1 0 1 1 x x x x x x x
1 1 0 0 x x x x x x x
1 1 0 1 x x x x x x x
1 1 1 0 x x x x x x x
1 1 1 1 x x x x x x x
X2X1
X0I
00 01 11 10
00 0 0 x 0
01 0 0 x 0
11 0 1 x x
10 0 0 x x
X2X1
X0I
00 01 11 10
00 0 1 x 1
01 0 0 x 0
11 0 0 x x
10 1 0 x x
X2X1
X0I
00 01 11 10
00 0 1 x 0
01 1 1 x 1
11 1 0 x x
10 0 0 x x
X2X1
X0I
00 01 11 10
00 0 0 x 1
01 0 0 x 1
11 0 0 x x
10 0 0 x x
Hasil Percobaan:














Clock input X2 X1 X0 Ouput
awal 0 0 0 0 0
Ke-1 1 0 0 1 0
Ke-2 0 0 1 0 0
Ke-3 0 0 1 1 0
Ke-4 1 1 0 0 1
Ke-5 1 0 0 1 0
Ke-6 0 0 1 0 0
Ke-7 0 0 1 1 0
Ke-8 1 1 0 0 1
Ke-9 0 0 1 0 0
Analisa Data:
Mesin Moore adalah mesin dengan keadaan output ditentukan
langsung dari informasi keadaan, sehingga bergantung pada
keadaan input dari FF.








F


Pada Moore machine, output merupakan fungsi dari current
state saja. Seperti pada state diagram. Panjajng state pada
moore adalah state + 1, pada soal diberikan 4 state lalu
ditambah 1 berarti ada 5 state yaitu A B C D E. Output aktif
setelah clock rising.

Kode Benar: kode benar semua yaitu 1001. Pada state A kode
benarnya yaitu 1 maka outputnya adalah 0 karena kode belum
selesei diinput. Lalu lanjut ke kode benar B yaitu 0 dengan
output tetap 0. Dan kode benar state C adalah 0 dengan output
0. Kode benar D adalah 1 dengan output tetap 0 karena masih
ada state E namun. untuk state E dengan kode 1, karena
overlapping maka state selanjutnya bisa ke state B. untuk stata
E outputnya sudah aktif karena semua kode benar sudah diinput
semua.

Kode Salah: Kode salah pada state A adalah 1 karena tidak ada
state sebelumnya maka akan mundur ke state A sendiri. Untuk
kode salah B yaitu 1 namun sudah ada kode benar satu yaitu
state A dengan kode 1, berarti 11, untuk mundur harus ke state
dengan kode benar 0 karena kode benar state bukan 0 maka
saat state B kode salah kembali ke state B lagi. Kode benar state
C yaitu 1 dengan 2 kode benar sebelumnya menjadi 101. Kode
salah state C bisa mundur ke state B dengan kode benar 0. Kode
salah state D adalah 0 dengan 3 kode benar sebelumnya
menjadi 1000. Untuk mundur harus ada kode benar 1 maka dari
itu state D mundur ke state A. kode salah E yaitu 0 dengan 4
kode benar yang outputnya sudah aktif yaitu 10010. Maka untuk
over laping bisa mengulang kode yang mana saja asalkan
membentuk kode yang diminta maka state E kembali ke state C
dengan kode benar 0.

Percobaan: Pada keadaan awal saat clock belum rising dengan
input 0 semua state 0 dan output 0. Pada saat input berlogika 1
setelah di clock rising, X2 x1 X0 berubah 001. Begitu input
berlogika 0 dan clock rising lagi X2 X1 X0 berubah ke state
berikutnya yaitu 010. Lalu dengan input tetap 0 clock rising state
berubah menjadi 011. Dan saat input berlogika 1 (kode tetakhir
dari 1001) setalah di clock rising maka state panda menjadi 100
dan output aktif, itu adalah tanda semua kode berhasil
diinputkan. Jika kode selanjutkan tetap 1 (10011) maka setelah
diclock akan berubah menjadi 010 karena overlapping. Namun
jika kode selanjunya 0 (10010) maka state akan berubah ke
state 010.

Kesimpulan:
Output merupakan fungsi dari next state saja.
Output aktif setelah clock rising karena output pada moore
ada setiap state, bukan setiap transisi input.
Panjang statenya adalah panjang kode yang dinginkan
ditambah 1 state lagi.


4. Pertanyaan
1. Apa yang harus dirubah supaya desain percobaan nomor 1
anda dapat menjadi 4-bit binary counter?
Jawab: prinsip kerja 4 bit binary counter sama dengan BCD
decade counter hanya saja jika BCD decade counter
menghitung sampai dengan 9, 4-bit binary counter
menghitung sampai dengan 16 lalu kembali ke nol lagi.
Dengan mengganti dont care dengan next state selajutnya
sampai biner ke 1111 dengan next state 0000.











PS NS JK Flip Flop
X3 X2 X1 X0 X3 X2 X1 X0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 0 1 0 x 0 x 0 X 1 X
0 0 0 1 0 0 1 0 0 x 0 x 1 X X 1
0 0 1 0 0 0 1 1 0 x 0 x X 0 1 X
0 0 1 1 0 1 0 0 0 x 1 x X 1 X 1
0 1 0 0 0 1 0 1 0 x x 0 0 X 1 X
0 1 0 1 0 1 1 0 0 x x 0 1 X X 1
0 1 1 0 0 1 1 1 0 x x 0 X 0 1 X
0 1 1 1 1 0 0 0 1 x x 1 X 1 X 1
1 0 0 0 1 0 0 1 x 0 0 x 0 X 1 X
1 0 0 1 1 0 1 0 x 0 0 x 1 x x 1
1 0 1 0 1 0 1 1 x 0 0 x X 0 1 x
1 0 1 1 1 1 0 0 x 0 1 x x 1 x 1
1 1 0 0 1 1 0 1 x 0 x 0 0 x 1 x
1 1 0 1 1 1 1 0 x 0 x 0 1 x x 1
1 1 1 0 1 1 1 1 x 0 x 0 x 0 1 x
1 1 1 1 0 0 0 0 x 0 x 1 x 1 x 1


2. Bandingkan hasil percobaan nomor 2 dan nomor 3 anda, apa
perbedaan karakteristik di antara keduanya?
Panjang state
Mealy: jumlah kode
Moore: jumlah kode + 1

Output/Pintu
Mealy: ada di setiap transisi input
Moore: hanya di setiap state

5. Lampiran