Rapport de Projet Aboulkhair-1

Phasemètre Numérique 2009
On dédie ce travail à nos chers parents,

à nos grandes familles, à tous nos enseignants du
primaire jusqu’au BTS et à tous
nos meilleurs amis.
1
Avant de commencer la présentation de ce rapport, on profite de

l’occasion pour remercier de tout fond du nos cœurs toute personne qui
a contribué de près ou de loin à la réalisation de ce travail.
On tient à exprimer notre profonde reconnaissance à Mr. Abdelghani

BOUDAOUD qui nous a été plus qu'un encadrant : il nous a guidé,
critiqué et fait des suggestions. Son encouragement permanent et son
dynamisme organisateur nous ont énormément facilité les tâches. On le
remercie vivement pour tout cela.
Nos remerciements à Mr. Mustafa ZIREG,Mr. Abdessalam

BENABDESSLAM et Mr. Abedssamad BOUGTAYA pour leur soutien et
leur aide.
Ontient aussi à remercier Mr. Mohamed NAQQAD directeur du lycée

technique qualifiant Settat, Mr.Redouane ABDELHADI, directeur d’études
des BTS ME et PME-PMI et nos enseignants pour leur encadrement
technique et moral durant cette formation.
Nous ne saurions omettre de remercier Dieu ainsi que nos parents pour
tous leurs efforts et soutien moral et financier.
Que messieurs les membres du jury trouvent ici l’expression de notre

profonde reconnaissance.
2
Cahier des charges …………………………………………………………….6
Partie 1 : Analyse fonctionnelle…………………………………....7

I. Diagramme de bête à corne ………………………………….……….8
II. Diagramme de pieuvre …………………………………………………..9
III. S.A.D.T niveau A-0 ………………………………………………………..10
IV. Diagramme de FAST …………………………………………………….11
V. Schéma synoptique ………………………………………………….…. 12
VI. Principe de fonctionnemet …………………………………………...13
Patie 2 : Mise en forme et logique de commande ……………………….14

I. Première solution ……………………………………………………..….15
1. Mise en forme :…………………………………………………………..15
a. Chronogrammes …......................................................15
b. Schéma de principe …………………………..…………....….…15
2. Logique de commande …………………………………………………16
a. Schéma synoptique …………………………………………………16
b. Chronogrammes........…………………………………………..... 16
c. Schéma de
principe……………………………………………….…17
3
II. Deuxième solution méthode de Hoffman……………………..19

1. Les chronogrammes ……………………………………………... 19
2. Diagramme de fluence ………………………………………………..20
3. La matrice des phases………………………………………………… 20
4. La matrice réduite…………………………………….……………..…21
5. Matrice d’excitation de Y1 et Y2…………………………………… 21
6. Tableaux de Karnaugh………………………………………………… 21
7. Schéma de principe…………………………………………………….22
III. Troisième solution avec bascule D ……………………………. 23
1. Schéma de principe ……………………………………………….…..23
2. Principe de fonctionnement…………………………………………23
Partie 3 Multiplieur de fréquence………………………………………………25
I. Introduction …………………………………………………………………26
II. Généralité sur la PLL …………………………………………………….26
1. Oscillateur contrôlé en tension (VCO)……………………………..27
2. Comparateur de phase ………………………………………………..27
3. Le filtre passe-bas ……………………………………………………….28
III. Etude de multiplieur de fréquence ………………………….…..28
1. Le schéma bloc ................................................................28
2. Détermination de Kd …………………………………………………...30
3. Détermination de F(p) ......................................................30
4. Détermination de k0…………………………………………………….31
5. L’étude de la stabilité…………………………………………..……….32
a. Le schéma bloc de la boucle ………………….………………32
b. La fonction de transfert en boucle ouvert …………….....32
c. Diagramme de Bode ……………………………………………33
6. Etude de la rapidité ………………………………………………….....34
7. Choix de filtre………………………………………………………..……35
8. La vérification de système ………………………………………..…..36
4
a. L a stabilité…………………………………………………..…….36
b. La précision …………………………………………………………37
c. La rapidité …………………………………………………………..37
Partie 4 Carte d’affichage……………………………………………………………….38

I. Affichage simple…………………………………………………………….39
1. Schéma synoptique……………………………………………………….39
2. Les éléments utilisés……………………………………………………..39
3. Simulation des compteurs ……………………………………………..40
4. Simulation des latchs …………………………………………………….42
5. Simulation de décodeur………….……………………………………..45
6. Schéma de principe ………………………………………………………45
7. Inconvénient………………………………………………………………..47
8. Solution………………………………………………………………………47
II- Affichage
multiplixé ……………………………………………………..48
1- Schéma
synoptique ……………………………………………………..48
2- Les éléments ajoutés
…………………………………………………..48
3- Résume de fonctionnement
………………………………………….49
4- Conclusion
………………………………………………………………….49
5- Schéma global de l’affichage
multiplexé ………………………….50
III- Soulution
final ………………………………………………………………51
Partie 5 : Déphaseur……………………………………………………………………52
5
1. Schéma de
principe ……………………………………………………..53
2. Synthèse …………………………
………………………………………….53
3. Diagramme de Bode
……………………………………………………..54
4. Dimensionnement
pratique ……………………………………………54
Annexes ………………………………………………………………………………………..56
Cahier des charges
Le phasemètre numérique,est un appareil qui permet de mesurer et

afficher la phase entre deux signaux ayant la même fréquence.
Dans notre projet on va étudier et réaliser cet appareil en spécifiant ses

caractéristiques techniques au niveau de :
 Affichage numérique.
6
 Précision.
7
I-Diagramme de bête à corne :
À qui rend-il service ? Sur quoi agit-il ?
L’utilisateur Signaux
électroniques
Phasemètre
8
Mesurer la phase entre deux signaux
Dans quel but agit-il
II-Diagramme de pieuvre :
Electronicien Les signaux

FP1
FP2
FC1
FC4
Fréquence Phasemètre
Calibre
FC2
FC3
Milieu Energie 9
Liste des fonctions de service :
 FP1:Permet à
l’électronicien de mesurer la phase entre deux signaux.
 FP2:Permet à
l’électronicien d’afficher la phase.
 FC1: Les deux signaux
doivent avoir la même fréquence.
 FC2:Le système doit
s’adapter avec les milieux ambiants.
 FC3: Le système doit être
alimenté.
 FC4: il faut choisir le bon
calibre.
III-S.A.D.T niveau A-0 :
 Technique structurelle
d’analyse et de modélisation du système.
10
La fréquence
Energie électrique Calibre
1er Signale La phase entre

Mesurer la phase les deux signaux
entre deux signaux
2ème signal ayant la même
fréquence
Phasemètre
IV-Diagramme de FAST :
 Technique structurelle
d’analyse des fonctions.
Compter Compteurs
Afficher la Carte Mémorise Latchs

phase d’affichage r 11
Afficher Afficheur
V-Schéma synoptique :
Afficheur
4Digits
Décodeurs
12
H
Multiplieur Compteurs Latchs
De fréquence RAZ
E L
Logique
S1 S’1
Mise en
De
forme
Commande
S1
S2
Mise en S’1
forme
 Schéma synoptique du
phasemètre numérique
VI-Principe de fonctionnemet :
Tout d’abord le phasemètre numérique est un appareil qui permet de mesurer et

afficher la phase entre deux signaux ayant la même fréquence.
Le principe est comme suite :
Les deux signaux sinusoïdaux sont appliqués à l’entrée d’une Mise en forme pour les
transformer en signaux rectangulaire, ces derniers sont les entrées d’une logique de
commande qui a pour rôle de délivrer trois signaux :
13
E :est un signal met à l’état 1 durant la phase (l’image de la phase) pour la validation
d’horloge du compteur.
RAZ : est une impulsion pour la remise à zéro du compteur.
L : est aussi une impulsion pour l’activation des latchs.
Dans un autre coté les impulsions d’horloge du compteur sont fournies par un système
de multiplication de fréquence par 360 ou 3600 : pour avoir une lecture en degré.
Après le comptage, la logique de commande va activer les latchs pour la
mémorisation de la donnée qui sera affichée sur 4 digits après décodage.
14
I. Première solution :
1. Mise en forme :
La mise en forme a pour objectif de transformer le signal sinusoïdal en signal rectangulaire
?
S1 S’1
S1 S’2
15
a. Chronogramme
b. Montage de principe:
S1
S’1
S1
S’2
 la mise en forme des signaux se fait par les amplificateurs opérationnels.

 les deux diodes D1 et D2 forcent les deux signaux à se commuter entre +Vcc et 0.
2. Logique de commande :
Cette logique de commande nous permet de délivrer un signal (E) activé à l’état 1 durant
le déphasage entre les deux signaux. Le front descendant de ce signal déclenche une
impulsion (L) pour l’activation des latchs, après une impulsion (RAZ) pour la remise à zéro
des compteurs.
a. Schéma synoptique :
16
S’1 E
S’2
? L
b. Chronogramme :
Les cas possibles entre S’1 et S’2
D’après les possibilités du signal 1 par rapport au signal 2 on obtient le schéma ci-
dessous à l’aide d’une logique combinatoire.
c. Schéma de principe
E L RAZ
17
S1
E’
S’1
S’2
D’après le montage l’équation de déphasage est E= S’1 + S’2
Génération des signaux (L) et(RAZ) :
D’après la loi des mailles on a :
E’= Vc +VrVr= E’ - Vc
Dès que le signal E’ est 1 le premier potentiel transmet par le condensateur dans un
laps de temps Vr= E - Vc =E avec Vc =0
C commence à se charger donc Vc augmente Vr= E - Vc diminuejusqu’ ‘a ce

qu’elle arrive à ‘0’.Ainsi on obtient L, et de la même façon on obtient l’impulsion RAZ.
Comme on a dit cette logique commande va délivrer trois signaux mais le problème
qui se pose dans notre montage c’est que cette logique n’est pas cabale de mesurer le
déphasage s’il dépasse 180° et si le rapport cyclique est différent de 50%.Alors on va changer
la logique qui génère le signal (E).
18
II. Deuxième solution avec méthode de Hoffman :

Avec cette méthode d’analyse séquentielle, le système couvrira la plage de phase de
0 à 360°, et il pourra fonctionner avec un rapport cyclique diffèrent de 50%.
1. Les chronogrammes :
On a représenté ci-dessous les différents cas que peut prendre les deux signaux
dans le temps.
19
premier cas
premier cas
troisieme cas
2. Diagramme de fluence :
20
00
00
10
11
11
01
Avec :
V1.V2
E
3. La matrice des phases :
21
4. La matrice réduite:
On a regroupéles étapes principales suivantes : 4-2, 1-3, 6-5
5. Matrice d’excitation de Y1 et Y2 :
On remplace l’étape stable par la valeur de la ligne dont elle se trouve, et l’étape
instable par la valeur de la colonne dont elle se trouve.
6. Tableaux de Karnaugh :
On transforme la matrice d’excitation à deux tableaux de Karnaugh.
D’où les équations logiques suivantes :

Y 1  V 1.Y 1  V 1.Y 2  Y 1.V 2
Y 2  Y 1.V 1  Y 1.V 2  Y 2.V 2  V 1.V 2  Y 1.Y 2.V 1
22
Les étapes stable sont remplacés par leurs valeur de sortie dans la matrice des
phases.
D’où l’équation :
E  Y 1  V 1.V 2
7. Schéma de principe:
Y1
Y2
La réalisation d’un tel système avec des portes logiques nécessite beaucoup de composants
et un câblage complexe.
Alors on a retenu un autre système plus simple est pratique à l’aide d’une bascule D.
23
III. Troisième solution avec bascule D :

1. Schéma de principe :
2. Principe de fonctionnement :
Comme le montre le schéma et le tableau ci-dessus de la bascule D, le

front montant sur CLk bascule la sortie Q de 0 vers 1, une impulsion sur R
bascule Q de 1 vers 0.
Donc le front montant de V1 fait passer E au niveau haut jusqu'au front
montant de V2.
La remise à zéro faite par V2 doit être une impulsion c’est pour cela qu’on
a fait intervenir le réseau R1 C comme le montre le montage ci-dessous :
24
A la sortie de système on obtient les signaux ci-dessous.
Ce système est pratique est facile à réalisé et il ne nécessite pas beaucoup de composants.
25
26
I. Introduction :
le multiplieur de fréquence est constitué d’une PLL et un diviseur de fréquence
comme le montre le schéma ci-dessous. Il permet de multiplier la fréquence par N.
II. Généralité sur la PLL :

La boucle à verrouillage de phase à base de C.I 4046 se compose des éléments
suivants :
-Un oscillateur contrôlé en tension (VCO).
-Deux comparateurs de phase.
-Un filtre passe bas monté à l’extérieur (voir schéma ci-dessous).
27
1. Oscillateur contrôlé en tension (VCO) :

L’oscillateur contrôlé en tension est de convertisseur tension-fréquence.
Le VCO du circuit 4046 est un astable dont la fréquence d'oscillation est
commandé par la tension d’entrée ainsi que deux résistances et une
capacité extérieures.
En utilisant les abaques on détermine R1, R2, C de façon à obtenir la

fréquence centrale souhaitée.
2. Comparateur de phase :
La PLL comporte deux comparateurs de phase.

Le détecteur de phase 1 est une simple porte XOR, qui nécessite un rapport cyclique égal
à 50% et qui couvre une plage de phase de 0 à 2π.
Le détecteur de phase 2 est un circuit logique séquentiel qui est indépendant de rapport
cyclique et qui peut couvrir une phase de –2π à +2π.
28
3. Le filtre passe-bas :
On peut associer à la PLL plusieurs montages de filtre passe bas.

Exemple :
IV- Etude de multiplieur de fréquence :

1. Le schéma bloc :
Le schéma bloc en grandeurs fréquences est représenté ci-dessous :

( p)  2 .Fe( p) / p
29
Avec comparateur de fréquence on aura :
Lorsque la boucle est verrouillée le comparateur de phase devient indissociable du

filtre, la fonction de transfert de l’ensemble est définie par la relation :
Vc ( p )
 Kd .F ( p )

Le schéma bloc devient celui ci-dessous :
Avec :
-k0 la fonction de transfert de VCO, en Hz/V
-Kd la fonction de transfert de comparateur de phase, V/rad
-F(p) la fonction de transfert de filtre passe-bas.
-Kr la fonction de transfert de diviseur de fréquence, avec Kr=1/N et N nombre dont
la fréquence d’entrée sera multipliée
Lorsque la boucle est verrouillée :
Fe(p)=Kr.Fs(p)  Fs ( p ) 
Fe ( p )
donc Fs(p)=N.Fe(p)
Kr
30
1. Détermination de Kd :
On choisit le deuxième comparateur vue sa plage de comparaison qui couvre de -

380° jusqu’à +380° et sont indépendance de rapport cyclique .A partir de sa
fonction de transfert on détermine Kd.
V ( p ) Vcc Vcc
  Kd 
 4 4
On prend Vcc= 10v
donc Kd=0.79 V/rad
2. Détermination de F(p) :
On choisit le filtre passe-bas ci-dessous vue sa simplicité et la possibilité de jouer

sur les trois éléments (deux résistances et un condensateur).
La fonction de transfert de l’ensemble comparateur de phase-filtre passif devient :
Vc ( p ) Vcc 1  p.R4 .C 2
 Kd  F ( p )  
 4 p 2 .R3 .C 2
Cette relation est démontré ci-dessous :
31
Vdd 
On a i et Vc moy  z.i.
2R1 2
R .C . p
Avec Z  2 2
C. p
Vcmoy Vdd 1 1  R2 .C 2 . p Vdd
Donc :  z   
 2R1 2 R1 .C 2 . p 4
Vc( p) 1  2.. p
  Kd 
  1. p
Avec :  1  R1 .C 2 et  2  R2 .C 2
3. Détermination de k0 :
on désir mesurer la phase pour des signaux de fréquence allant de 0Hz à la valeur
la plus grande que possible. Dans notre cas cette valeur est imposée par la PLL, qui
est de l’ordre de 1MHz.
Pour une fréquence minimal Fsmin= 0, et une fréquence maximale Fsmax=1MHz
et à l’aide des abaques fournies par le constructeur. On choisit les valeurs
suivantes pour les éléments passif de VCO :
R2=∞, pour un VCO sans déviation de fréquence

R1=10KΩ
C1=56nF
on a mesuré pratiquement la sortie de VCO avec ces valeurs et on a relevé une
fréquence maximale Fsmax=1.24MHz
La fonction de transfert de VCO :
32
Fs( p) Fsmax 1.24.10 6

on a :    124.10 3 Hz / V
Vc( p) Vdd 10
donc K 0  124 .10 3 Hz/V
4. L’étude de la stabilité :
a. Le schéma bloc de la boucle
b. La fonction de transfert en boucle ouvert :
Fs ( p) 2 .Kd .K 0 1   2 . p
H 0 ( p)   
Fe( p) N  1. p 2
 1 .N
on pose :  
2 .Kd .K 0
1 2.p
Donc : H 0 ( p) 
.p2
33
c. Diagramme de Bode :
Premier cas, si  2  
Deuxième cas, si  2  
34
1 1
Alors pour que le système soit stable il faut que : 
2 
 1 .N
donc : 2   2 
2 .Kd .K 0
5. Etude de la rapidité :
La fonction de transfert en boucle fermé :
1 2.p
2 .Kd .K 0 .
 1. p 2
H ( p) 
2 .Kd .K 0 1   2 . p
1 
N  1. p 2
1 2.p
2 .Kd .K 0 .N
 1. p 2
 H ( p) 
1 2.p
N  2 .Kd .K 0 .
 1. p 2
1 2.p
 H ( p)  2 .Kd .K 0 .N
1   2 . p .2 .Kd .K 0  N . 1 . p 2
1 2.p
 H ( p)  N .
N . 1
1 2.p   p2
2 .Kd .K 0
la fonction est mise sous forme de :
1 2.p
 H ( p)  A  2
p  p 
1  2m  
 0   0 
35
2 .Kd .K 0
avec : A  N et 0 
N . 1
2m 1 2 .Kd .K 0
2  m  2 
0 2 N . 1
6. Choix de filtre :
condition sur la stabilité :
 1 .N max
2 
2 .Kd .K 0
Kd = 0.79 et K 0  124 .10 3 N max  3600
 2  0.0058  1   2  0.076  1 1
condition sur la rapidité :
1 172.22
on prend m=0.7  2   0.7
2 1
2
  0.106   2  0.106  1 2
1
De 1 et 2 on obtient :
0.106  1  0.076  1 et c’est une condition logique.
1
On prend pour la condition de filtrage :  200 Hz
2 . 1
  1  795 µs   2  30ms
Si C 2  100 nF  R1  7.95 K  R2  299 K
donc on choisira pratiquement : R1  10 K  R2  390 K
36
7. La vérification de système :
Avec les valeurs pratique on aura :
 1  1ms et  2  39ms
a. La stabilité :
Par simulation sur Matlab on a relevé le diagramme de Bode en boucle ouverte
Bode Diagram
110
100
90
80
Magnitude (dB)
70
60
50
40
System: h
30 Frequency (rad/sec): 850
Magnitude (dB): 19.6
20
10
-90
Phase (deg)
-135
-180
0 1 2 3
10 10 10 10
Frequency (rad/sec)
On remarque que la marge de phase est déjà supérieure à 45° avant que le
gain soit égal à 0 dB. Donc le système est stable.
37
b. La précision (réponse à un échelon de fréquence) :
On a :
lim  (t )  p lim  ( p)
t  p0
 ( p)  Fe( p)   ( p).H 0 ( p)   ( p)1  H 0 ( p)  Fe( p)
Fe( p )
  ( p )  Fe
1  H 0 ( p)
Donc avec une entrée échelon
F0
p F0 ( p)
lim  (t )  p lim  lim  (t )  lim
t  p 0 1  H 0 ( p ) t  p 0 1  H 0 ( p )
F0 ( p )
lim  (t )  lim p0 1 2 p
t 
1
.p2
.p2
 lim (t )  lim
t  p 0 1 2.p .p2
lim  (t )  0
t 
Alors le système est précis.
c. La rapidité :
Pour les valeurs pratique R1=10KΩ, R2=390KΩ et C2=100nF
3
On a m=8.9 donc Tr50% 

0 . m  m 2  1 
2 .Kd .K 0
Avec  0    0  413.48 rad s
N . 1
Donc Tr50%  0.4ms
le temps de réponse est pratiquement acceptable.
38
V- Diviseur de fréquence :
Le diviseur de fréquence est réalisé à base de circuit 4017, la division par n se
fait en reliant Qn à l’entrée MR de circuit comme le montre l’exemple
ci-dessous avec une division par 6.
Dans notre système on désire multiplier le signal par 360 ou bien 3600 pour avoir une lecture en
degré et avoir deux calibre. Pour cela on a réalisé le montage représenté par le schéma synoptique
ci-dessous avec le même circuit.
39
I. Affichage simple :
40
1. Schéma synoptique :Afficheur
4Digits
28
Mémorisation
H 16 16
Compteurs (Latchs) Décodeurs
E RAZ L
2. Les éléments utilisés
Comptage BCD :
 Composants constitutifs : Le circuit intégrés 7490 réalise un comptage BCD

 Données d’entrée : tension rectangulaire, d’amplitude 5V, dont les fronts
descendants seront comptés
RAZ: Signal de remise à zéro prioritaire des compteurs, actif à l'état 1
 Données de sortie: Nombre binaire codé décimal compris
entre: 0000-0000-0000-0000 => 0
Et 1001-1001-1001-1001 => 9999
Mémorisation des données:
Les 2 circuits intégrés 74373, réalisant une
Mémoire de transfert 16 bits.
 Données d'entrée: Le nombre BCD (codé sur 16 bits) issu du
Comptage.
41
TRANSFERT: Signal de transfert des données
En sortie de la mémoire, actif à l'état 1.
 Données de sortie: Nombre BCD (codé sur 16 bits) issu du comptage, et de
mémorisation.
Décodage BCD/7segments:
 Composants constitutifs: Le circuit intégré 7448, décodeur BCD/7 segments et
niveau logique actif
 Données d'entrée: Nombre BCD issu du comptage mémorisé par les latchs
 Données de sorties: Nombre 7 segments correspondant au nombre présent en
entrée.
Affichage :
 Composants constitutifs: Les afficheurs AFF1 à AFF4, et les résistances référencées
R5 à R11, réalisant un dispositif d'affichage 7 segments à diodes électroluminescentes à
cathode communes (sur 4 chiffres).
 Données d'entrées: Valeur codée 7 segments issue de décodeur
BCD/7segments).Alimentation des afficheurs sous une tension de +5V
Données de sorties: Chiffre lisible sur les afficheurs 7 segments
3. Simulation des compteurs

Pour tester le câblage de ces compteurs on a réalisé une Simulation là l’aide de
logiciels electronics worbench
42
Chacun de ces circuits contient un diviseur par 2 et un diviseur par 5.
Pour réaliser un affichage 4 digits on aura besoin de 4 compteurs
43
4. Simulation des latchs:
Comme le schéma indiqué les sorties du compteur (QA QB QC QD)sont reliées directement
aux entées de latch (1D 2D 3D 4D)
 Si l’entée C (broche 11) est activé

à l’état ‘1’ le latch fait un transfert des données, sinon on n’aura pas ce transfert
44
Le cas avec 4 compteurs et 4 latchs
45
Sortie du 2eme compteur
46
5. Simulation de décodeur
Après l’activation du latch, les données seront transférer vers le décodeurs pour le
décodage en décimal.
6. Schéma de principe
générale :
Le logiciel workbenche dispose des afficheurs anode commun et les
décodeurs sont à cathode commun, c’est pour ce là on va utiliser les
inverseurs pour éviter le problème de compatibilité
47
48
49
7. Inconvénient
La consommation d'un segment d'afficheur d’environ est d'au moins 15 mA, soit 105 mA
pour l'afficheur au maximum; dans un système à 4 afficheurs, cela fait 420 mA au total. Les
alimentations de ces systèmes devraient donc fournir des courants d'intensité élevée, d'où un
volume et un coût importants.
8. Solution
Pour réduire le volume, le coût de fabrication et le coût de fonctionnement de ces systèmes,

on fait éclairer les afficheurs les uns après les autres, à une fréquence élevée; de cette façon,
la consommation maximale est de 105 mA, et cela quelque soit le nombre d'afficheurs
présents et tout ca on va la réaliser à l’aide de l’affichage multiplexé
50
VI- Affichage multiplixé :
1. Schéma synoptique :
Horloge +compteur 2
bits
Dans cette nouvelle carte d’affichage on va rajouter d’autres éléments sur les éléments de
la première carte de mais on va gagner au niveau des décodeurs.
2. Les éléments ajoutés :
Compteur modulo 4 :
 Signal d'entrée: Le signal rectangulaire issu du générateur des signaux, dont les fronts
descendants sont comptés.
 Données de sortie: Nombre BCD compris entre: 00=> 0
Et: 11=> 3 inclus.
Décodage 1 parmi 4:
 Composants constitutifs: Le circuit intégré demux 74155, réalisant un décodeur
BCD/décimal, ici un demux 1 parmi 4.
 Données d'entrée : Le nombre BCD issu du compteur par 4.
 Données de sortie: Le même nombre codé en décimal caractérisé par l'une des
sorties active au niveau logique 1.
51
Commande d'affichage:
 Composants constitutifs: Les transistors NPN référencés T1 à T4 et les résistances
référencées R1 à R4, fonctionnant en
Commutateurs de potentiel 0 des afficheurs
 Données d'entrée: Nombre décimal caractérisé par l'une des sorties 0 à 3, active au
niveau logique 1.
 Données de sortie: la mise de potentiel 0 des afficheurs par les transistors T1 àT4,
dans les conditions spécifiées par le tableau d’état du demux .
 Quadruple multiplexeur 4 voies vers 1:
 Composants constitutifs: Les 2 circuits intégrés 74153 et 74153 (doubles
multiplexeurs 4 voies vers 1), dont les variables de sélection sont communes.
 Données d'entrées: Nombres BCD issus du comptage et mémorisés par les latchs
Nombre BCD compris entre 0 et 3 et réalisant les variables de sélection.
 Données de sorties: Nombres BCD précédents, transmis les uns après les autres,
selon le code des variables de sélection
3. Résume de
fonctionnement :
Les données issues du comptage et mémorisées, sont aiguillées vers les décodeurs
BCD/7 segments, dans l'ordre "unités, dizaines, centaines, milliers", ordre fixé par les
sorties du compteur modulo 4 .
Les afficheurs s éclairent donc les uns après les autres, et aux seuls moments où le
multiplexeur transmet les données devant y être affichées.
4. Conclusion:
Chaque afficheur n'éclairant que pendant le quart du temps, il est nécessaire pour obtenir une
intensité lumineuse suffisante, d’augmenter le courant dans les DEL constitutives des segments.
52
5. Schéma global de
l’affichage multiplexé :
53
VII- Soulution final :
Pour encore réduire le volume, le coût de fabrication de ces systèmes on a

proposé d’utiliser un circuit spécial de référence : MM74C928
qui intègre tous les composants nécessaires à un affichage multiplexé :
Compteurs, décodeur, latchs, multiplexeurs.
Schéma de principe :
54
55
Pour donner au système un rôle didactique on luia ajouté un déphaseur avec un déphasage réglable
de 0 à 360°.
1. Schéma de principe d’une cellule :
Vs
Ve
2. Synthèse :
Vs
La fonction de transfert : T 
Ve
1 1 1
Et on a : Ve  Ve  Vs
1  j.R.C 2 2
Vs 1  p.R.C
 
Ve 1  p.R.C
Vs 1  R.C  ²
T   1
Ve 1  R.C. ²
   Arctg  R.C   Arctg ( R.C )  2 Arctg ( R.C )
Donc le déphasage dépond des valeurs de R, C et 

Pour un déphasage variable on fixe C et on remplace R par un potentiomètre.
56
3. Diagramme de Bode :
4. Dimensionnement pratique :
On désire que l’utilisateur puisse atteindre 360° avec une fréquence de 1KHz. Pour cela on utilise 3
déphaseurs, chacun va apporter 120°,comme le montre le schéma synoptique ci-dessous :
57
On a :   2 Arctg ( R.C )
  1  
Donc R.C.  tg    R   tg  
2 C.  2 
Alors pour un déphasage de 120 °, et en fixant C à 47nf et avec f=1KHz, on aura 37kΩ.
Pratiquement on va choisir un potentiomètre qui va jusqu'à 47kΩ.
Conclusion :
58
59
60

Rapport de Projet Aboulkhair-1

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Phasemètre Numérique 2009

On dédie ce travail à nos chers parents,

Avant de commencer la présentation de ce rapport, on profite de

On tient à exprimer notre profonde reconnaissance à Mr. Abdelghani

Nos remerciements à Mr. Mustafa ZIREG,Mr. Abdessalam

Ontient aussi à remercier Mr. Mohamed NAQQAD directeur du lycée

Que messieurs les membres du jury trouvent ici l’expression de notre

Cahier des charges …………………………………………………………….6

Partie 1 : Analyse fonctionnelle…………………………………....7

Patie 2 : Mise en forme et logique de commande ……………………….14

II. Deuxième solution méthode de Hoffman……………………..19

Partie 3 Multiplieur de fréquence………………………………………………25

Partie 4 Carte d’affichage……………………………………………………………….38

Cahier des charges

Le phasemètre numérique,est un appareil qui permet de mesurer et

Dans notre projet on va étudier et réaliser cet appareil en spécifiant ses

I-Diagramme de bête à corne :

À qui rend-il service ? Sur quoi agit-il ?

Mesurer la phase entre deux signaux

Dans quel but agit-il

Electronicien Les signaux

Liste des fonctions de service :

III-S.A.D.T niveau A-0 :

Energie électrique Calibre

1er Signale La phase entre

Afficher la Carte Mémorise Latchs

Tout d’abord le phasemètre numérique est un appareil qui permet de mesurer et

 la mise en forme des signaux se fait par les amplificateurs opérationnels.

Les cas possibles entre S’1 et S’2

D’après le montage l’équation de déphasage est E= S’1 + S’2

Génération des signaux (L) et(RAZ) :

D’après la loi des mailles on a :

C commence à se charger donc Vc augmente Vr= E - Vc diminuejusqu’ ‘a ce

II. Deuxième solution avec méthode de Hoffman :

3. La matrice des phases :

On a regroupéles étapes principales suivantes : 4-2, 1-3, 6-5

D’où les équations logiques suivantes :

III. Troisième solution avec bascule D :

Comme le montre le schéma et le tableau ci-dessus de la bascule D, le

A la sortie de système on obtient les signaux ci-dessous.

II. Généralité sur la PLL :

1. Oscillateur contrôlé en tension (VCO) :

En utilisant les abaques on détermine R1, R2, C de façon à obtenir la

La PLL comporte deux comparateurs de phase.

On peut associer à la PLL plusieurs montages de filtre passe bas.

IV- Etude de multiplieur de fréquence :

Le schéma bloc en grandeurs fréquences est représenté ci-dessous :

Avec comparateur de fréquence on aura :

Lorsque la boucle est verrouillée le comparateur de phase devient indissociable du

Le schéma bloc devient celui ci-dessous :

On choisit le deuxième comparateur vue sa plage de comparaison qui couvre de -

On choisit le filtre passe-bas ci-dessous vue sa simplicité et la possibilité de jouer

La fonction de transfert de l’ensemble comparateur de phase-filtre passif devient :

Cette relation est démontré ci-dessous :

R2=∞, pour un VCO sans déviation de fréquence

La fonction de transfert de VCO :

Fs( p) Fsmax 1.24.10 6

donc K 0  124 .10 3 Hz/V

a. Le schéma bloc de la boucle

b. La fonction de transfert en boucle ouvert :

La fonction de transfert en boucle fermé :

la fonction est mise sous forme de :

condition sur la stabilité :

Kd = 0.79 et K 0  124 .10 3 N max  3600