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Circuitos Electrnicos II
Sistemas Secuenciales
Introduccin
Hasta hoy todo era combinatorio
Las salidas dependan nicamente de las entradas en ese
momento.
Ejemplos clsicos
x1
.
.
.
.
.
.
Z1
.
.
.
Memoria
qm
xn
.
.
.
Zk
Lgica Combinatoria
conjunto de entradas
conjunto de salidas
conjunto de estados
funcin de salida
funcin de transferencia
Estructura General de un
Circuito Secuencial
Con cada evento de reloj (flanco), el nuevo estado
Q(t+1) es recalculado y las salidas del sistema pueden
variar. La Memoria es la parte secuencial
Autmata de Mealy
La funcin de salida depende del estado
anterior y de la entrada
:QxE Z
:QxEQ
Autmata de Moore
La funcin de salida depende slo del estado anterior.
A cada estado le corresponde de forma inequvoca una
salida
:Q Z
:QxEQ
Diagramas de Estado
Representacin grfica de los Autmatas de Estados
Finitos (Finite State Machines, FSM)
Ejemplo de Diagrama de
Transicin de Estados (DTE)
15
17
18
Estado Siguiente
Presente
x=0
x=1
Salida
19
20
Elementos de Memoria
Latches y Flip Flops
21
Latch
Un Latch es un dispositivo binario de almacenamiento,
construido con dos o ms compuertas con
realimentacin.
P
P = (S + Q)
Q = (R + P)
Ecuaciones del sistema
S = Set
R = Reset
22
En este latch, cuando la seal del gate es inactiva, tanto SG y RG sern 0 y el latch
permanece sin cambios. nicamente cuando la seal del gate es 1 el latch podr
recibir el valor 0 1 as como el latch anterior.
23
El Flip Flop
El Flip Flop es un dispositivo de almacenamiento
binario con clock.
Bajo operaciones normales este dispositivo
almacenar un 1 un 0 y slo cambiarn estos valores
en el momento que ocurra una transicin del clock.
Las transiciones que pueden producir cambios en el
sistema pueden ser cuando el clock va de 0 a 1, disparo
por rampa de subida (leadign-edge triggered), o cuando
el clock va de 1 a 0, disparo por rampa de bajada
(trailing-edge triggered).
24
Rampa de
bajada
25
26
q
D
Clock
Clock
27
Clock
Flanco
Flanco
q*
q*
q* = D
Ecuacin
28
29
Variacin de la entrada
La salida no se ver
afectada, ya que el
valor de la entrada D
solo es relevante en
el instante de la
rampa de bajada
30
31
Clock
PRE
CLR
PRE
CLR
q*
Constante
inmediata
Invalido
32
Normal
33
PRE
CLR
q*
34
q*
No permitido
No permitido
q\SR
00
01
11
10
1
q* = S + Rq
35
36
Clock
PRE
CLR
q*
37
q*
38
39
PRE
CLR
q*
40
JK
00
10
10
11
q\JK
00
01
11
10
1
q* = Jq + Kq
41
42
Anlisis de un Sistemas
Secuencial
43
Anlisis de Sistemas
Secuenciales Sncronos
Objetivo: obtener el DTE a partir de un circuito
Pasos:
Obtener la expresin para la funcin/es de salida
Obtener las expresiones para las funciones de
transicin (entradas a biestables)
Rellenar la tabla de verdad (ecuaciones de
excitacin)
Dibujar el diagrama
El circuito
Las expresiones
Funcin
Z(t)
J1
K1
J2
K2
Expresin
XQ1Q2
X+Q1Q2
X
X
Q2
D1 q1q2 xq1
D2 xq1
z q2
48
q1* q2*
q1
q2
x=0
x=1
00
10
00
10
10
11
00
01
00
1
1
0
10
1
1
01
0
49
11
0
J A x K A xB
J B K B x A
z A B
50
x=0
x=1
01
11
00
10
10
01
11
10
51
52
1
0
01
1
11
1
1
1
0
1
10
1
53
Ejemplo
con
el
modelo
Mealy
En algunos casos, la salida depende de la entrada actual as como del
valor de los estados actuales.
Este tipo de circuitos son clasificados como sistemas secuenciales de
modelo Mealy.
Un ejemplo de este modelo es este sistema.
54
Ecuaciones
Las ecuaciones de entrada y salida para el circuito son:
D1 xq1 xq 2
D2 xq1q2
z xq1
55
q1
q2
x=0
x=1
00
01
0/0
x=0 x=1
0
0/0
00
0
1/0
00
10
00
10
00
10
11
0/0
0/0
1/1
01
10
1/0
1/1
56
q1
q2
57
Codificacin de estados
0/0
Diagrama
Ejemplo: implementacin
Mquina de estados
Conjunto de estados que sirve de
intermediario en la relacin entre las
entradas y las salidas de un sistema.
En electrnica es un circuito secuencial
que
transita
entre
estados
en
dependencia del valor de su entradas y
del estado actual (entradas anteriores).
63
Metodologa de diseo.
Ejemplo # 1.
Disee un circuito con dos teclas una para
arrancar y otra para parar un motor
mediante un relay de 50mA 12 V. La
entrada de parada debe ser dominante.
65
Metodologa de diseo.
Ejemplo # 1.
Utilizaremos este ejemplo para mostrar el
mtodo de diseo de las mquinas de estados
sincrnicas y los conceptos asociados a este
mtodo.
66
Metodologa de diseo.
Ejemplo # 1.
Paso # 1,
TP
Entender
TA
Sistema
el
Problema
(resumen de las
entradas y salidas)
TA = Tecla de arranque
TP = Tecla de parada
M = Motor
67
Metodologa de diseo.
Ejemplo # 1.
Vcc
Paso # 1,
VCC
12V
Vcc
RL1
Entender
el
Problema
RLY-SPNO
D1
R2
DIODE
47k
47k
TP
TA
Motor
R1
Sistema
R3
Q1
NPN
(completar las
especificaciones del
problema.)
68
TP y TA activas 0
M
ON
1
Metodologa de diseo.
Ejemplo # 1.
TP
Paso # 1,
TA
Problema
ON 1
activas 0
Entender
el
Sistema
TA
TP
(forma de onda de
entradas y salidas)
OFF
ON
69
OFF
ON
OFF
Metodologa de diseo.
Ejemplo # 1.
Paso # 1,
Entender
el
TP
Problema
TA
Sistema
(resumen de las
entradas y salidas)
CLK
70
Reset
70
Metodologa de diseo.
Ejemplo # 1.
Vcc
VCC
12V
Vcc
Paso # 1,
RL1
R2
Entender
DIODE
47k
Motor
R1
47k
el
RLY-SPNO
D1
TP
TA
Sistema
R3
Q1
NPN
Problema
(completar las
especificaciones del
CLK Reset
problema.)
71
TP y TA activas 0
M
ON
1
Reset activa 71 0
Metodologa de diseo.
TP
Ejemplo # 1.
TA
Paso # 1,
Sistema
M
ON 1
activas 0
Entender
CLK
Reset
el
Problema
(forma de onda)
72
72
Metodologa de diseo.
Paso # 2.
Modelacin del problema en una FSM
a) Diagrama de estados.
b) Tabla de estados
73
un
mismo
estado,
NO
TA=x TA=1
TP=0 TP=1
S0
OFF
RESET=0
TA=0
TP=1
de entrada.
Cada salto desde un mismo
S1
ON
TA=x
TP=0
TA=x
TP=1
74
mismo estado
TA=1
TP=1
S0
OFF
RESET
TA=0
TP=1
TA=x
TP=0
S1
ON
TA=x
TP=1
Estado Futuro
Estado
Salid
Q*
a
Presente
TA,TP
M
Q
00 01 11 10
S0
S1
75
S0 S1 S0 S0
OFF
S0 S1 S1 S0
ON
Estado Futuro
Q*
TA,TP
00 01 11 10
Salid
a
M
S0
S0 S1 S0 S0
OFF
S1
S0 S1 S1 S0
ON
Total de estados = 2N
Donde N = Cantidad de FF
Asignacin binaria
Estado
Asignacin
S0
S1
0
1
Decisin de diseador
77
Metodologa de diseo.
Una vez asignado un cdigo a los estados,
el resto del proceso de diseo es ms o
menos mecnico.
Se sustituye en la tabla de estados los
Paso # 5.
Estado Futuro
Q*
Salida
TA,TP
M
00 01 11 10
S0
S0 S1 S0 S0
OFF
S1
S0 S1 S1 S0
ON
Estado Asignacin
S0
S1
Estado Futuro
Estado
Q*
Presente
TA,TP
Q
00 01 11 10
Salid
a
M
79
Q*
Ecuacin caracterstica
Q*=D
80
excitacin
CLK
6
7474
2
U1:A
Ecuacin caracterstica FF D:
Q* = D
Estado Futuro
Q*
Salida
TA,TP
M
00 01 11 10
0 0
1 0
Excitacin
Estado
Salid
D
Presente
a
TA,TP
Q
M
00 01 11 10
0
81
Estado Futuro
Salid
D
a
TA,TP
M
00 01 11 10
TA,TP
Q
0
D = TP
82
00 01 11 10
/TA + Q TP
Estado Futuro
Salid
D
a
TA,TP
M
00 01 11 10
TA,TP
Q
83
00 01 11 10
M=Q
Vcc
Vcc
U2:B
Vcc
4
6
R2 R1
TP
U2:C
10
7400
U2:D
7400
13
3
11
2
U1:A(CLK)
12
TA
oscilador
7400
7400
U2:A
U1:A
84
R3
CLK
Q
7474
C1
D = /TATP + QTP
M=Q
10k
10k
10k
10uF
2 CI
Conclusiones
Los sistemas secuenciales se representan
grficamente mediante diagramas de estados
2 tipos de autmatas secuenciales:
Autmatas de Mealy: salida asociada a la transicin
Autmatas de Moore: salida asociada al estado