Sistemas Digitales

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 1: lgebra de Boole y funciones lgicas.

1.- Simplificar las siguientes funciones lgicas:
a)
b)
c)
d)
e)

u w w x yz

v wx x y yz x z

w x ( x y ) z zy

f A AB ( A B )C ( A B C ) D
g AB AC A BC

2.- En una estantera hay 5 libros v, w, x, y, z, que pueden cogerse cumpliendo las
siguientes condiciones (todas las condiciones han de cumplirse a la vez):
a) Se seleccionan v o w o ambos.
b) Se seleccionan x o z, pero no ambos.
c) Se seleccionan o bien v y z juntos, o bien, se hace una seleccin que no
incluya a ninguno de ellos.
d) Si se selecciona y, z tambin debe seleccionarse.
e) Si se selecciona w, v e y tambin deben ser seleccionados.
Construir la funcin lgica que verifique dichas condiciones.
3.- Demostrar las siguientes propiedades de la funcin XOR:
a) a b a b
b) a (b c) ab ac
4.- De acuerdo con el teorema de De Morgan, el complemento de la funcin X YZ es
X Y Z . Ambas funciones toman el valor lgico 1 para XYZ 110 . Cmo pueden
la funcin y su complemento ser 1 para la misma combinacin de entrada? Qu est
mal aqu?
5.- Una funcin de 3 variables f(a, b, c) ha de tomar el valor cero cuando la variable b se
encuentre en estado uno y la variable a no est en estado uno. En los dems casos
posibles ha de adoptar el estado uno.
a) Realizar la tabla de verdad de esta funcin.
b) Obtener las expresiones cannicas de suma de productos y de producto de
sumas.
c) Dibujar los diagramas de Karnaugh en ambos casos y simplificar.

6.- Analizar el circuito de la figura, obtener la funcin que realiza y simplificarla al

mximo.

Problemas Tema 7

Pgina 1

Sistemas Digitales

A
7.- Dada las formas de las seales de entrada de un circuito
lgico (a, b, c) y la seal de salida (z) segn el dibujo,
averiguar el circuito lgico de que se trata.

B
C

b
c

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica de Gestin. 1 curso.

Tema 3: Circuitos Combinacionales.

1.- Disear un circuito con cuatro entradas (X, Y, Z, V) y dos salidas (F, G), lo ms
sencillo posible, cuyo comportamiento quede descrito por las siguientes condiciones:
a) Si XY = 00, entonces F = Z y G = V.
b) Si XY = 01, entonces F = 0 y G = Z + V.

Problemas Tema 7

Pgina 2

Sistemas Digitales

c) Si XY = 10, entonces F = ZV y G = 0.
d) Si XY = 11, entonces F = 1 y G = 1.
2.- En un registro de 4 bits cuyas salidas estn disponibles al exterior, se almacenan
nmeros decimales en cdigo BCD.
a) Realizar la tabla de verdad de un circuito lgico que detecte si el nmero
contenido en el registro es mayor que 7 o menor que 3.
b) Minimizar la expresin algebraica de la funcin lgica obtenida a partir de la
tabla realiza en el apartado anterior.
c) Realizar la expresin mnima con puertas NAND.
d) Realizar la expresin mnima con puertas NOR.
3.- Disear un circuito digital que sea capaz de detectar temperaturas comprendidas
entre T1 y T2, por un lado, y entre T3 y T4 por otro, verificndose:
T1 < T2 < T3 < T4
Suponer que el sistema toma informacin a partir de cuatro sensores trmicos capaces
de detectar si la temperatura es mayor que una dada. Implementar el circuito con puertas
NAND. Implementarlo tambin con puertas NOR.
4.- Disear un circuito digital capaz de detectar errores en los sensores del sistema
descrito en el ejercicio anterior. Realizar el diseo con puertas a dos niveles AND-OR.
Implementar la realizacin mnima de la funcin y una realizacin para evitar
fenmenos aleatorios estticos y dinmicos.
5.- Realizar un circuito lgico que tenga por entradas los 4 bits de un nmero en cdigo
Gray, y por salidas 4 bits del nmero correspondiente en binario. Hacer lo mismo para
la situacin contraria. Implementar ambos circuitos con puertas XOR.
6.- Un circuito lgico tiene 5 entradas y 1 salida. Cuatro de las entradas A, B, C y D
representan un dgito decimal en BCD. La quinta entrada (E) es de control. Cuando el
control est en 0 lgico, la salida estar en 0 lgico si el nmero decimal es par y en 1
lgico si es impar. Cuando el control est en 1 lgico, la salida ser 0 cuando la entrada
sea un mltiplo de 3. Disear el circuito.
7.- Se desea transmitir una informacin codificada en binario natural entre dos lugares
alejados fsicamente. Para proteger al sistema frente a posibles errores en la transmisin,
se desea aadir un bit de paridad par. Disear el circuito lgico que genere dicha paridad
e implementarlo con puertas XOR. Disear igualmente un circuito receptor que sea
capaz de detectar si ha habido errores en la transmisin.

Problemas Tema 7

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Problemas Tema 7

Pgina 4

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PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica de Gestin. 1 curso.

Tema 4: Circuitos Combinacionales Integrados

1.- Construir un decodificador de 6 lneas de entrada de direccin y 64 lneas de salida a
partir de 9 decodificadores 138.
2.- Sea un sistema digital que dispone de 16 lneas de peticin de servicio activas en
baja. Disear un circuito que nos muestre a travs de 2 displays el nmero de la lnea de
peticin de servicio de mayor prioridad activa en cada instante. Si no hay ninguna
activa, no mostrar nada. Hacer el diseo con dos codificadores de prioridad 148, dos
conversores de cdigo 48 y dos displays. Utilizar las puertas que sean necesarias.
3.- Se dispone de dos circuitos integrados. El primero de ellos contiene dos sumadores
completos de 2 bits, y el segundo es un multiplexor 151.
Utilizando los dos circuitos anteriores y los inversores que se precisen, disear un
circuito capaz de detectar la presencia de 3 y slo 3 bits a 1 en palabras de 6 bits en
paralelo.
4.- Implementar la siguiente funcin lgica de 4 variables con un multiplexor 151 y un
inversor:
f ( a, b, c, d ) (0,2,4,5,6,11,12,14)

5.- Disear un circuito que realice la suma de un nmero C de 4 bits (c3c2c1c0) con el
mayor de los dos nmeros D (d3d2d1d0) y E (e3e2e1e0). Los tres nmeros estn
codificados en el sistema binario natural. Si los nmeros D y E son iguales, el resultado
ha de ser igual al nmero C. Utilizar para el montaje los circuitos combinacionales
integrados que sean necesarios.
6.- Disear un sumador aritmtico en cdigo BCD para nmeros positivos de una cifra a
partir de dos sumadores integrados 83 y las puertas lgicas que sean necesarias.
Generalizarlo para sumar nmeros BCD de ms de una cifra.
7.- Trabajando con nmeros con signo disear:
a) Un circuito sumador-restador de 4 bits (1 de signo y 3 de magnitud) en los
que la operacin a realizar viene indicada por la seal R / S ( R / S =1 resta,
R / S =0 suma). Trabajar en C2 y utilizar para ello un circuito sumador 83 y
las puertas XOR que sean necesarias.
b) Un detector de desbordamiento para el sumador-restador del apartado
anterior.
c) Un sumador-restador de nmeros de 8 bits (1 de signo y 7 de magnitud) con
detector de desbordamiento.

Problemas Tema 7

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PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica de Gestin. 1 curso.

Tema 5: Circuitos Secuenciales Asncronos.

E m is o re s
1.- El producto final de una
d e lu z
fabricacin
son
barras
L
metlicas cuya longitud ha de
T r a m p illa
ser inferior o igual a L. Para
B a rra
hacer a seleccin del
producto terminado se utiliza
R e c e p to re s
el sistema mostrado en la
d e lu z
figura. Est constituido por
x1
x2
una cinta transportadora que
S
I
S
T
E
M
A
hace pasar las barras entre
z
M O TO R
S E C U E N C IA L
dos detectores fotoelctricos
A S N C R O N O
separados por una distancia L
y constituidos por un emisor y un receptor de luz. La salida de los receptores adopta dos
niveles de tensin diferenciados segn est o no una barra situada entre l y su emisor
receptivo. Se asigna por convenio el estado lgico 1 a la salida cuando la barra est
situada delante del detector y el estado 0 en caso contrario. Despus del segundo
detector existe una trampilla accionada por un motor M. Si la barra tiene una longitud
mayor que L, se ha de excitar M y abrir la trampilla para dejar caer la barra; en caso
contrario no ha de excitarse M. Una vez comprobada la barra, el motor M ha de volver a
desexcitarse, y el sistema quedar preparado para una nueva deteccin.
Disear un sistema secuencial asncrono cuyas entradas sean las salidas de los
detectores, que denominaremos x1 y x2, y cuya salida z accione el motor M al ponerse en
estado 1. Suponer que la distancia que separa dos barras sometidas a verificacin es tal
que nunca podr entrar una en la zona de deteccin mientras se est comprobando la
anterior.

C a r re te ra

2.- Una va frrea con

trfico en ambos
x1
sentidos se cruza con
A U T M ATA
z
x 2 A S N C R O N O
una carretera en la
cual se coloca una
barrera gobernada por
D e te c to r D
D D e te c to r
M
la salida z de un
autmata asncrono. A
500 metros del punto
de cruce se colocan
dos detectores x1 y x2,
M
V a f r re a
respectivamente.
A
B a rre ra s
partir de un estado
inicial en el que z = 0,
la salida deber pasar al estado 1 cuando se acerque un tren en cualquier sentido al
rebasar su mquina los 500 metros del cruce y deber volver al estado 0 cuado el ltimo
vagn se aleje ms de dicha distancia independientemente de la longitud del tren.
Problemas Tema 7

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Sistemas Digitales

Disear dicho autmata asncrono suponiendo que los trenes no van a cambiar la
direccin de su marcha, y que no puede haber ms de un tren en el cruce al mismo
tiempo.
3.- Disear un circuito secuencial asncrono con 2 entradas D y C, y una salida Q, tal
que la salida se haga igual a D en el instante en que C pase de 0 a 1. En el resto de los
casos Q no debe cambiar. Suponer que las dos entradas D y C no pueden cambiar
simultneamente. Implementar el circuito con biestables R-S constituidos por puertas
NAND.
4.- Un sistema secuencial asncrono posee dos entradas de impulsos X 1 y X2 (ambas
entradas no pueden estar nunca en estado 1 simultneamente), y una salida Z. A partir
de un estado inicial en el cual X 1 = X2 = Z = 0, la salida Z ha de tomar el valor 1 si se
aplican dos impulsos sucesivos a la entrada X1 sin que se aplique ninguno a la entrada
X2. La entrada X2 acta como entrada de inicializacin. La salida volver a 0 slo
cuando se active X2. Se especifica que X1 y X2 no pueden cambiar simultneamente.
Realizar el circuito con biestables RS construidos con puertas NOR.

X1
Nota: dos impulsos sucesivos en X1 con X2=0 son:
X2=0

5.- Disear un biestable r-s activado por flanco de bajada. Realizar el circuito utilizando
biestables R-S.

Problemas Tema 7

Pgina 7

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PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica de Gestin. 1 curso.

Tema 6: Cerrojos dinmicos y Flip-Flops.

1.- Complete el siguiente diagrama temporal correspondiente a un biestable J-K activo
por flanco de bajada con entradas asncronas de Reset y Set activas a nivel bajo. La
salida vale inicialmente cero.

Reset
Set
J
K
CLK
Q

2.- Complete el diagrama temporal del siguiente circuito. Observe que las entradas de
reloj de los dos biestables son diferentes. La seal de Reset es asncrona. Q 1 y Q2 valen
inicialmente cero.

Reset

Q1
Reset

Reset
CLK

Q1
D1

Q2
Reset
CLK

Q2

CLK

D2

Q1
Q2

Problemas Tema 7

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PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica de Gestin. 1 curso.

Tema 7: Circuitos Secuenciales Sncronos.

1.- Se dispone de una seal digital peridica C de perodo T y ancho de impulso T/10. A
partir de dicha seal y en sincronismo con sus flancos de subida se necesita generar otra
seal peridica S cuyo perodo y ancho de impulso deben ser seleccionables mediante
dos seales de control C0 y C1 tal y como se indica en la tabla adjunta.
Controles
Caractersticas de la seal S
C0 C1
Ancho de impulso
Perodo
00
No se genera impulso No se genera impulso
01
T
2T
10
2T
3T
11
3T
4T
T
T/10

Nota: seal de periodo T y ancho de impulso T/10 (no est a escala).

2.- Un circuito secuencial tiene dos entradas (X1, X2) y dos salidas (Z1, Z2). Las entradas
representan un nmero en binario natural N de 2 bits. Si el valor presente de N es mayor
que el valor inmediatamente anterior, entonces la salida Z1 se pone a 1. Si dicho valor es
menor, Z2 se pone a 1. En cualquier otro caso, Z 1 = Z2 = 0. Suponer que el circuito se
inicializ hace tiempo.
a) Describir el diagrama de flujo del sistema como autmata de Mealy.
b) Cuntos estados tendr el circuito equivalente de Moore?
c) Disear el circuito con flip-flops tipo D activos con el flanco negativo de la
seal de reloj.
3.- Los nmeros entre 0 y 3, expresados en binario natural, se transmiten en serie por
una lnea de datos Y. Primero se transmite el bit ms significativo. La transmisin est
sincronizada con una seal de reloj. Se desea disear un circuito secuencial tal que la
salida Z nos entregue un 1 durante el tiempo del segundo bit si la combinacin que lleg
a travs de Y fue 0 3, permaneciendo el resto del tiempo a 0. Por ltimo, la entrada X
es la nica que puede inicializar el sistema: X = 1 provoca el paso al estado inicial, y en
ese estado queda el sistema hasta que X = 0. En el momento que X = 0, de nuevo se
tratar de detectar el 0 o el 3 (X = 1 obliga a Z = 0).

D e te c to r
de 0 y 3

Y
Problemas Tema 7

R e lo j

Pgina 9

Sistemas Digitales

4.- Disear un divisor de frecuencia por 3 sncrono con flip-flops JK activados por el
flanco negativo.
5.- Disear un sistema secuencial capaz de detectar la secuencia 11010 en una lnea X
de datos serie sincronizados con una seal de reloj C:
a) Como autmata de Moore.
b) Como autmata de Mealy.
c) Con un registro de desplazamiento.
6.- Disear un generador de secuencias que, a partir de una seal de reloj C, produzca
las seales S1 a S8 que aparecen representadas en la figura. Utilizar para ello un contador
integrado 161, un decodificador integrado 138 y las puertas NAND que sean
necesarias.
0

10

11

12

13

14

15

R e lo j
S

7.- Construir un registro que permita realizar las siguientes operaciones: escritura desde
un bus, lectura a un bus, complemento y puesta a cero. Todas ellas debern ser sncronas
salvo la de lectura. Implementarlo con flip-flops JK y la lgica que sea necesaria.
8.- Disear un registro de desplazamiento de 4 bits con tres seales de control C 2, C1 y
C0 tales que:
a)
b)
c)
d)
e)
f)
g)

Si
Si
Si
Si
Si
Si
Si

C2C1C0 = 000, el registro se pone a cero (reset).

C2C1C0 = 001, el registro desplaza a la derecha.
C2C1C0 = 010, el registro mantiene la informacin.
C2C1C0 = 011, el registro desplaza cclicamente (rotacin) a la derecha.
C2C1C0 = 100, el registro desplaza a la izquierda.
C2C1C0 = 101, el registro carga informacin en paralelo.
C2C1C0 = 110, el registro desplaza cclicamente (rotacin) a la izquierda.

Problemas Tema 7

Pgina 10

Sistemas Digitales

h) Si C2C1C0 = 111, el registro se pone a uno (set).

Todas estas operaciones deben efectuarse en sincronismo con la seal de reloj. Efectuar
el diseo utilizando flip-flops tipo D y los circuitos combinacionales integrados que
sean necesarios.
9.- Disear un contador binario sncrono de mdulo 16 con flip-flops JK activados por
flanco de subida. Generalizar el montaje para cualquier contador de mdulo 2 n, con n
entero.

Problemas Tema 7

Pgina 11

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PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 1: lgebra de Boole y funciones lgicas.

1.- Simplificar las siguientes funciones lgicas:
f)

u w w x yz

(Taub 33)

u (1) ww x yz ( 2) w( w x )( y z ) (3) w( y z )

u w( y z )

donde hemos aplicado (1) T7 De Morgan, (2) T7 De Morgan y T6

ley de absorcin A(A+B)=A.
g)

v wx x y yz x z

x x

, (3) T4

(Taub 34, hecho de otro modo)

v (1) wx yz x( y z ) ( 2) wx yz x yz (3) wx yz x ( 4) x yz

donde hemos aplicado (1) PE A(B+C)=AB+AC, (2) T7 De Morgan,

(3) T5 A+ A B=A+B, (4) T4 ley de absorcin A + AB=A.
h)

w x ( x y ) z zy

v x yz

(Taub 32)

w (1) x ( x y ) z y ( 2) xx x y z y (3) x y z y ( 4) z y

w z y

donde hemos aplicado (1) T5 A+ A B=A+B con A= z , (2)

A(B+C)=AB+AC, (3) PD A A =0, (4) T4 ley de absorcin A + AB=A
i)

f A AB ( A B )C ( A B C ) D

PE

(Enunciado Taub 503, comprobado)

f (1)( A B ) ( A B )C ( A B C ) D ( 2)( A B C ) ( A B C ) D
(3)( A B C D )

donde hemos aplicado (1), (2), (3) T5 A+ A B=A+B

j)

g AB AC A BC

f A B C D

(Floyd 221)

g (1) AB AC A BC ( 2)( A B )( A C ) ABC (3)( A A AC AB BC ) ABC

( 4) A AC A B (1 C ) BC (5) A AC AB BC (6) A A B BC (7) A BC
f A BC

donde hemos aplicado (1) y (2) T7 De Morgan, (3) PE prop. distributiva, (4) T3
AA=A y PE A(B+C)=AB+AC, (5) T2 A+1=1, (6) y (7) T4 ley de absorcin A +
AB=A

Problemas Tema 7

Pgina 12

Sistemas Digitales

2.- En una estantera hay 5 libros v, w, x, y, z, que pueden cogerse cumpliendo las
siguientes condiciones (todas las condiciones han de cumplirse a la vez): (Taub 35)
f) Se seleccionan v o w o ambos.
g) Se seleccionan x o z, pero no ambos.
h) Se seleccionan o bien v y z juntos, o bien, se hace una seleccin que no
incluya a ninguno de ellos.
i) Si se selecciona y, z tambin debe seleccionarse.
j) Si se selecciona w, v e y tambin deben ser seleccionados.
Construir la funcin lgica que verifique dichas condiciones.
Definimos las variables lgicas v, w, x, y, z que indican que se seleccionan los
respectivos libros. El hecho de que se cumpla una condicin indica que la funcin
asociada a ella es cierta (vale 1).
a) (v w) da uno cuando una de las variables o ambas vale uno.
b) ( x z ) solo es vlida cuando ambas variables son distintas.
c) (v z ) solo es vlida cuando las variables son iguales.
d) ( y z ) si y es cierto, z tambin tiene que serlo.
e) ( w vy ) si w es cierto, v e y tambin tienen que serlo.
Como todas las proposiciones han de cumplirse a la vez las funciones derivadas de las
distintas condiciones han de enlazarse mediante una operacin AND.
f (v w)( x z )(v z )( y z )( w vy )

Sabiendo que A B A B AB , A B AB AB y A B A B podemos

expresar la funcin mediante las operaciones AND, OR y NOT.
f (v w)( x z xz )(v z vz )( y z )( w vy )

(1)

( 2)

( 3)

(4)

( 5)

(a) Multiplicamos el 1 y 3 parntesis y aplicamos

(A=vz)

AA 0 ,

AA=A, A+AB=A

(v w)(vz vz ) vvz vvz

vw z vwz vz vw z
0

vz

con lo que

f (vz vw z )( x z xz )( y z )( w vy )

(1)

( 2)

( 3)

( 4)

(b) Multiplicamos el 1 y 4 parntesis y aplicamos

A A 0 , AA=A

(vz vw z )( w vy ) v wz vvyz
vw w z vvwy z v wz vyz

vyz

(c) Multiplicamos el 2 y 3 parntesis y aplicamos

Problemas Tema 7

A A 0 , AA=A

Pgina 13

Sistemas Digitales

( x z xz )( y z ) x y z xz z x yz xzz x yz x yz xz
0

xz

La funcin vale:
f (v wz vyz )( x y z x y z xz )

(d) Multiplicamos los dos parntesis y aplicamos (1)

AB+AC=A(B+C), (3) A+AB=A.

AA 0 ,

AA=A, (2)

f (v wzx y z v wz x yz v
y z vyz x yz vyz xz )
w
zxz vyzx

v w x yz

v w xz

vy xz

(1)(v w x yz v w xz v x yz ) ( 2)v xz ( w y w y ) (3)v xz ( w y )

f v xz ( w y )

El resultado se interpreta de esta manera: se debe seleccionar v y z y no seleccionar

x. Adems o se selecciona y o no se selecciona w (si no se selecciona w
podemos seleccionar o no y).
3.- Demostrar las siguientes propiedades de la funcin XOR: (Mandado 43)
c) a b a b
Desarrollando la funcin XOR de ambos miembros:
a b ab ab
a b ab ab ab ab ab ab

Donde hemos aplicado

A Ay

la propiedad conmutativa.

d) a (b c) ab ac
Desarrollando ambos miembros de la expresin:
a (b c) a (bc bc) abc abc
ab ac ab ac abac ab( a c ) ( a b) ac a ab abc aac abc abc abc

Donde hemos aplicado la ley de Morgan y que A A 0 .

Tambin se pueden demostrar mediante las tablas de verdad.

4.- De acuerdo con el teorema de De Morgan, el complemento de la funcin X YZ es

X Y Z . Ambas funciones toman el valor lgico 1 para XYZ 110 . Cmo pueden
la funcin y su complemento ser 1 para la misma combinacin de entrada? Qu est
mal aqu?
Una funcin y su complementado nunca pueden dar el mismo valor pues
contradecira la propia definicin de elemento complementario. Calculemos el
complemento de la funcin inicial:
f X YZ X YZ X (Y Z ) X Y X Z

Vemos que la funcin que se nos dice no es el complemento de la funcin inicial. Si

adems calculamos la tabla de verdad de las tres funciones observaremos que la que
hemos calculado es la nica correcta.
Problemas Tema 7

Pgina 14

Sistemas Digitales

X
0
0
0
0
1
1
1
1

Y
0
0
1
1
0
0
1
1

Z
0
1
0
1
0
1
0
1

XY

XZ

1
1
1
1
0
0
0
0

1
1
0
0
1
1
0
0

1
0
1
0
1
0
1
0

1
1
0
0
0
0
0
0

1
0
1
0
0
0
0
0

YZ X+YZ
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
1

XY Z

XY X Z

1
1
1
0
1
0
1
0

1
1
1
0
0
0
0
0

5.- Una funcin de 3 variables f(a, b, c) ha de tomar el valor cero cuando la variable b se
encuentre en estado uno y la variable a no est en estado uno. En los dems casos
posibles ha de adoptar el estado uno. (Mandado 42, Padilla 37)
d) Realizar la tabla de verdad de esta funcin.
a
0
0
0
0
1
1
1
1

b
0
0
1
1
0
0
1
1

c
0
1
0
1
0
1
0
1

f
1
1
0
0
1
1
1
1

e) Obtener las expresiones cannicas de suma de productos y de producto de

sumas.
Para expresar la funcin como suma de productos nos fijamos en aquellas
combinaciones de las entradas para las que la funcin vale uno.
f

(0,1,4,5,6,7) abc abc abc abc abc abc

Como producto de sumas nos fijamos en las combinaciones para las que la
funcin da cero. Obtendremos los productos cannicos que faltan en la
expresin anterior.
f (2,3) ( a b c )(a b c )

f) Dibujar los diagramas de Karnaugh en ambos casos y simplificar.

Suma de productos

Problemas Tema 7

Producto de sumas

Pgina 15

Sistemas Digitales

ab

00

ab

c10

11

01

1
1

6
7

00

01 4
11

0
0

10

11

01
2

ab

f ( a, b, c ) a b

6.- Analizar el circuito de la figura, obtener la funcin que realiza y simplificarla al

mximo.
III

IV
Bloque I:
F = a+b
a= c d
b= C D
Bloque II:
c= A
d= e f

B
f

C
D

Bloque III:
e=AB
f=C
Si sustituimos:
F (c d ) (C D ) ( A e f ) (C D ) ( A ABC ) (C D )

Simplificamos al mximo:
F ( A ABC ) (C D ) (1)( A ABC ) (C D ) ( 2) ABC C D (3)C D

donde hemos aplicado (1) T7 (leyes de Morgan), (2) T3 (AA=A) y (3) T4 (ley de
aborcin).
Finalmente:

F CD

7.- Dada las formas de las seales de entrada de un circuito lgico (a, b, c) y la seal de
salida (z) segn el dibujo, averiguar el circuito lgico de que se trata.

Problemas Tema 7

Pgina 16

Sistemas Digitales

a 0 0 0 1 1 0 0 1 0 0 1 1
b 1 0 1 0 0 1 0 0 0 0 1 1
c

1 1 0 1 0 0 0 0 1 0 1 0

0 1 1 0 1 1 0 1 1 0 1 0

Realizamos la tabla de verdad de la funcin y el diagrama de karnaugh:

a
0
0
0
0
1
1
1
1

b
0
0
1
1
0
0
1
1

c
0
1
0
1
0
1
0
1

z
0
1
1
0
1
0
0
1

ab

00

0
1

10

11

01

0
1

6
7

1
0

4
5

No se puede realizar ninguna agrupacin as que tomamos todos los 1 o todos los 0.
Producto de sumas: z (a b c)(a b c)(a b c)(a b c)
Suma de productos: z abc abc abc abc
Agrupando en la expresin como suma de producto obtenemos:
z abc abc abc abc a (bc bc) a (bc bc) a (b c ) a (b c) a b c

El circuito sera:

a
b

abc

Problemas Tema 7

Pgina 17

Sistemas Digitales

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 3: Circuitos Combinacionales.

1.- Disear un circuito con cuatro entradas (X, Y, Z, V) y dos salidas (F, G), lo ms
sencillo posible, cuyo comportamiento quede descrito por las siguientes condiciones:
(Sin referencia)
e) Si XY = 00, entonces F = Z y G = V.
f) Si XY = 01, entonces F = 0 y G = Z + V.
g) Si XY = 10, entonces F = ZV y G = 0.
h) Si XY = 11, entonces F = 1 y G = 1.
Escribimos la tabla de verdad del circuito siguiendo las indicaciones.
X
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Y
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

Z
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

V
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Tenemos que dibujar un diagrama de

Karnaugh para cada salida y hallar la
expresin de cada una de las funciones.
Utilizaremos una estructura AND-OR (suma
de productos).
Para la funcin F:

F
G
0
0
0
1
1
0
1
1
0
0
0
1
0
1
0
1
0
0
0
0
0
0
1
0
1
1
1XY 1
1
100
ZV
1
1
00
01
11

10

10

11

01
0

1
1
1

X Y
12

13

15

11

X Y Z

14

10

X Z V

F X Y X Z V X Y Z

Problemas Tema 7

Pgina 18

Sistemas Digitales

Para G:

X Y
XY

ZV

00

00
01
11

12

13

15

11

14

10

G X Y Y Z X V

10

Implementado en un circuito AND-OR:

10

11

01

X V
X
Y

1
1

5
7

1
1

Y Z
X Y Z

X
Z
V

XZV

X Y

F X Y

Y
Y

G X Y

YZ

X V

Problemas Tema 7

Pgina 19

Sistemas Digitales

2.- En un registro de 4 bits cuyas salidas estn disponibles al exterior, se almacenan

nmeros decimales en cdigo BCD. (Padilla 42, modificado de Mandado 46)
e) Realizar la tabla de verdad de un circuito lgico que detecte si el nmero
contenido en el registro es mayor que 7 o menor que 3.
f) Minimizar la expresin algebraica de la funcin lgica obtenida a partir de la
tabla realiza en el apartado anterior.
g) Realizar la expresin mnima con puertas NAND.
h) Realizar la expresin mnima con puertas NOR.
a) Dibujamos la tabla de verdad. Indicamos el nmero decimal representado por cada
cdigo BCD. La funcin slo da uno para los nmeros 0, 1, 2 y 8, 9. Para las
combinaciones superiores a 9 la funcin no est definida pues no se corresponde con
ningn nmero decimal. Se trata por tanto de una funcin incompletamente
especificada.
Decima A
l
0
0
1
0
2
0
3
0
4
0
5
0
6
0
7
0
8
1
9
1
1
1
1
1
1
1
b) Minimizamos la expresin mediante el
diagrama de Karnaugh expresando la
funcin como suma de productos y como
producto de sumas.

0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
0 0AB
0 CD1
0 1
1 00
0
1 0
1 01
1
1 1
11
10

f (0,1,2,8,9) (10,11,12,13,14,15)

0 1
1 1
0 1
1 0
0 0
1 0
0 0
1 0
0 1
1 1
000 *
1 *
0 1 *0
1 *
0 1 *1
1 *
1

01
4

11

10

* 12

13
15

BC

9
11

*
14

10

BD

como suma de productos

BC BD

Problemas Tema 7

Pgina 20

Sistemas Digitales

AB

00

CD
00

01

11

10

0
0
0
0

10

11

01
4

5
7

* 12
*
*

8
9

13
15

CD

11

*
14

10

f (3,4,5,6,7) (10,11,12,13,14,15) B(C D) como producto de sumas

(se obtiene directamente de la expresin como suma de productos).

c) Para implementar el circuito con puertas NAND complementamos dos veces la

funcin expresada como suma de productos:
f BC BD ( BC )( BD )

B
C

f ( BC )( BD)

B
D
d) Complementando dos veces la funcin expresada como producto de sumas podemos
representarla con puertas NOR.
f B(C D) B (C D)

C
D

Problemas Tema 7

f B (C D )

Pgina 21

Sistemas Digitales

Vemos que la representacin con puertas NOR requiere una puerta menos.

3.- Disear un circuito digital que sea capaz de detectar temperaturas comprendidas
entre T1 y T2, por un lado, y entre T3 y T4 por otro, verificndose:
T1 < T2 < T3 < T4
Suponer que el sistema toma informacin a partir de cuatro sensores trmicos capaces
de detectar si la temperatura es mayor que una dada. Implementar el circuito con puertas
NAND. Implementarlo tambin con puertas NOR. (Sin referencia)
Consideramos cuatro sensores A, B, C, D asociados a las temperaturas de referencia T1,
T2, T3, T4. La seal del sensor es uno cuando se supera la temperatura de referencia del
seor. Se pueden dar 5 posibles situaciones:
(1)
*

(1) TT1
TT2
TT3
TT4

A=0
B=0
C=0
D=0

(2) TT1
TT2
TT3
TT4

T1

A=1
B=0
C=0
D=0

(2)
*

T2

(3)
*

(3) TT1
TT2
TT3
TT4

T3

(4)
*

A=1
B=1
C=0
D=0

T4

(5)
*

(4) TT1
TT2
TT3
TT4

A=1
B=1
C=1
D=0

(5) TT1
TT2
TT3
TT4

A=1
B=1
C=1
D=1

Nunca puede darse el caso de que un sensor asociado a una Ti sea 0 y otro asociado a
una Tj con j>i sea 1, pues significara que la T es menor que una de referencia pero
mayor que otra de mayor valor que la primera.

Problemas Tema 7

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

f
0
*
*
*
*
*
*
*
1
*
*
*
0
*
1
0

Pgina 22

Sistemas Digitales

Tenemos una funcin incompletamente especificada. Dibujamos la tabla de Karnaugh

para minimizar la funcin y expresarla como suma de productos y como producto de
sumas.
AB

00

CD

00

01

11

10

*
1

13

15

12

AB

10

11

01

1
*
*

8
9
11

14

10

CD

(1,2,3,4,5,6,7,9,10,11,13)
(8,14)

AB C D

como suma de productos.

AB
CD

00

00

01

f (0,12,15) (1,2,3,4,5,6,7,10,11,13)

( A)( B C )D

producto de sumas.

BC

11

10

*
1

*
*
*
*

10

11

01
4

5
7

0
*
0

12

13
15

*
*

como

11

*
6

14

10

Para implementarlo con puertas NAND complementamos dos veces la funcin

expresada como suma de productos.
Problemas Tema 7

Pgina 23

Sistemas Digitales

AB C D

( A B )(C D )

f ( AB)(C D)

D
Para implementarlo con puertas NOR complementamos dos veces la funcin expresada
como producto de sumas.
f

( A)( B C )( D ) A ( B C ) D

En ambos implementaciones no aparecern fenmenos estticos ni

dinmicos, pues se ha eliminado esta posibilidad al cubrir todas las
adyacencias entre los trminos, pues todas las agrupaciones de las
tablas de Karnaugh se solapan.

A
B
C
D

Problemas Tema 7

Pgina 24

Sistemas Digitales

4.- Disear un circuito digital capaz de detectar errores en los sensores del sistema
descrito en el ejercicio anterior. Realizar el diseo con puertas a dos niveles AND-OR.
(Aado yo:) Implementar la realizacin mnima de la funcin y una realizacin para
evitar fenmenos aleatorios estticos y dinmicos. (Sin referencia).
Ocurrir un error en el sistema anterior siempre que se de alguna de las situaciones que
marcamos como no realizables. Tenemos pues que definir una funcin que de uno en las
combinaciones que marcamos antes con un *. La tabla de verdad sera.
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

f
0
1
1
1
1
1
1
1
0
1
1
1
0
1
0
0

Como tenemos que realizar un circuito AND-OR expresaremos la funcin como suma
de productos. Si dibujamos el diagrama de de Karnaugh
AB
y simplificamos,
10
00
11
01
CD

00

01

11

10

1
1

BC

1
1
1
1

12

13

15

14

1
1

9
11

1
10

AB AD

La realizacin mnima de la funcin es:

f AB BC C D

Problemas Tema 7

Pgina 25

CD

Sistemas Digitales

A
B

f A

B
C

C
D
Para conseguir una realizacin segura hemos de cubrir todas las adyacencias, lo que se
consigue solapando todas las agrupaciones del mapa de Karnaugh. Si aadimos el
trmino en lnea discontinua conseguimos el solapamiento de todos los productos.
f AB BC C D AD

A
B

B
C

C
D

A
D

Problemas Tema 7

Pgina 26

Sistemas Digitales

5.- Realizar un circuito lgico que tenga por entradas los 4 bits de un nmero en cdigo
Gray, y por salidas 4 bits del nmero correspondiente en binario. Hacer lo mismo para
la situacin contraria. Implementar ambos circuitos con puertas XOR. (Mandado 128)
Conversin de Gray a binario
Dibujamos la tabla de verdad en la que expresamos la equivalencia entre el cdigo Gray
de cuatro bits y el cdigo binario del mismo nmero de bits.

g3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Cdigo Gray
g2 g1
0
0
0
0
0
1
0
1
1
1
1
1
1
0
1
0
1
0
1
0
1
1
1
1
0
1
0
1
0
0
0
0

g0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

b3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Binario
b2 b1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1

b0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Se observa directamente que: b3=g3.

Dibujamos la tabla de Karnaugh correspondiente a b2.

g3 g2
g1 g0

00
01
11

00
0

10
2

1
1
1
1

10

11

01
4

12

13

15

14

b 2 g 3 g 2 g 3 g 2 g 3 g 2 b3 g 2

donde hemos sustituido la equivalencia anterior b3=g3.

Nota: A B AB AB y A B AB AB

Problemas Tema 7

1
1

8
9
11

g 3g 2

Con lo que tenemos:

Pgina 27

10

g 3 g 2

Sistemas Digitales

Realizamos la tabla de Karnaugh para b1:

g 3g 2g1

g3 g2

00

g1 g0

00

01

11

10

10

11

01

12

13

g 3g 2g1

15

11

14

10

g 3g 2g1 g 3g 2g1
b1 g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1 g 3( g 2 g1 g 2 g1) g 3( g 2 g1 g 2 g1)
g 3( g 2 g1) g 3( g 2 g1) g 3 g 2 g1 b 2 g1

Por ltimo para b0:

g 3 g 2g1g 0 g 3 g 2 g1g 0

g3 g2
g1 g0

00

00
01

11
10

10

11

01

12

15

8
9

13

g 3g 2g1 g 0

11

1
6

14

g 3 g 2 g1g 0
g 3 g 2g1g 0

10

g 3 g 2 g1g 0
g 3 g 2 g1g 0
g 3 g 2 g1g 0
b0 g 3 g 2 g1 g 0 g 3 g 2 g1 g 0 g 3 g 2 g1 g 0 g 3 g 2 g1 g 0
g 3 g 2 g1g 0 g 3 g 2 g1 g 0 g 3 g 2 g1g 0 g 3 g 2 g1 g 0
g 0( g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1)
g 0( g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1)
g 0( g 3 g 2 g1) g 0( g 3 g 2 g1) g 3 g 2 g1 g 0 b1 g 0

Sabiendo que A B AB AB y que

expresin del XNOR de tres entradas:

A B AB AB

desarrollamos la

g 3 g 2 g1 g 3 ( g 2 g1) g 3( g 2 g1) g 3( g 2 g1)

g 3( g 2 g1 g 2 g1) g 3( g 2 g1 g 2 g1) g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1 g 3 g 2 g1

En resumen:

Problemas Tema 7

Pgina 28

Sistemas Digitales

b3 g 3
b2 b3 g 2

b1 b2 g1
b0 b1 g 0
(msb) g3
Conversin de binario a Gray:

g2

Utilizamos la misma tabla de verdad pero ahora buscamos la expresin del

cdigo Gray en funcin del cdigo binario.

g1

De nuevo g3=b3.
Dibujamos la tabla de Karnaugh para g2:

(lsb) g0
b3 b2

00

b1 b0

00

01

11

10
2

Como la tabla de Karnaugh es igual a la que

obtuvimos para b2 tendremos:
g 2 b3 b 2

Calculamos la expresin de g1:

De la tabla se deduce:
g1 b 2b1 b 2b1 b 2 b1

b1 b0

00
01

11

10

1
1

12

13

15

14

1
1

b3b 2

9
11

10

10

1
1

12

13

15

14

11

1
10

b 2b1

Por ltimo para g0:

Problemas Tema 7

11

01
0

b3b 2

b3 b2

00

10

11

01

Pgina 29

b 2b1

Sistemas Digitales

b3 b2

00

b1 b0

00
Con lo que

g 0 b1b0 b1b0 b1 b0

01

11

1
2

12

10

10

11

01

13

9
11

15

b1b0

1
14

10

b1b0

En resumen:

g 3 b3
g 2 b3 b2

g1 b2 b1
g 0 b1 b0
(msb) b3

g3 (msb)
g2

b2
g1
b1

g0 (lsb)

(lsb) b0

Problemas Tema 7

Pgina 30

Sistemas Digitales

6.- Un circuito lgico tiene 5 entradas y 1 salida. Cuatro de las entradas A, B, C y D

representan un dgito decimal en BCD. La quinta entrada (E) es de control. Cuando el
control est en 0 lgico, la salida estar en 0 lgico si el nmero decimal es par y en 1
lgico si es impar. Cuando el control est en 1 lgico, la salida ser 0 cuando la entrada
sea un mltiplo de 3. Disear el circuito. (Enunciado en Taub 506)
Cunado la entrada de control E valga 1 no nos interesa el valor de la funcin cuando la
entrada no es mltiplo de 3, con lo que pondremos * en la tabla de verdad. Tenemos una
funcin de 5 variables (A, B, C, D y E) con lo que tendremos que usar dos tablas de
Karnaugh superpuestas, como en 3D.
Dibujamos la tabla de verdad para ambos valores de la seal de control. Con E=0 la
funcin dar cero si el nmero decimal es par y para E=1 dar cero si el nmero decimal
es mltiplo de 3.
Decima A
l
0
0
1
0
2
0
3
0
4
0
5
0
6
0
7
0
8
1
9
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

En el 0 que no se sabe si es par o impar,

y para los nmeros mayores que 9 la
funcin no est definida.
La funcin vale D en el caso en que E=0,
con lo que su expresin final es:
Z DE

Z(E=0 Z(E=1
)
)
0
*
*
1
1
*
0
0
*
1
1
0
0
0
*
1
1
*
0
0
0
1
1
*
0
0
*
1
1
0
0
*
*
1
*
*
0
*
*
1
*
*
0
*
*
1
*
*
AB
00
11
01
AB
CD
CD
*
* 12
00
0
4
00
01
1
1
*
1
5
01 13
11
*
1
1
7
3
11 15
*
10
6 10 14
2

10
00
*

*
0

01

0
9
1
11

D
*

*D

10
2

11

10

* 12

E=1
Problemas Tema 7

15

*
6

Es lgico pues en un nmero en binario, el nico bit que no tiene peso mltiplo de 2 es
el menos significativo, que tiene peso 1.
E=0

13

Pgina 31

*
*

14

8
9

11

Z 10 DE

Sistemas Digitales

Problemas Tema 7

Pgina 32

Sistemas Digitales

7.- Se desea transmitir una informacin codificada en binario natural entre dos lugares
alejados fsicamente. Para proteger al sistema frente a posibles errores en la transmisin,
se desea aadir un bit de paridad par. Disear el circuito lgico que genere dicha paridad
e implementarlo con puertas XOR. (Aado yo:) Disear igualmente un circuito receptor
que sea capaz de detectar si ha habido errores en la transmisin.(Sin referencia)
Vamos a considerar que se transmiten tres bits y generaremos el 4 bit como bit de
paridad par. La funcin generar un 1 cuando en el nmero binario haya un nmero
impar de unos y un 0 en caso contrario. De esta manera el nmero de 4 bits que se
transmite siempre tendr un nmero par de unos.
a
0
0
0
0
1
1
1
1

b
0
0
1
1
0
0
1
1

c
0
1
0
1
0
1
0
1

P
0
1
1
0
1
0
0
1

La tabla de Karnaugh es:

ab
c

abc
00

0
1

10

11

01
0

abc
2
3

abc
4
5

abc

P abc abc abc abc a(bc bc ) a (bc bc ) a(b c ) a(b c ) a b c

Donde hemos aplicado

A B AB AB

A B AB AB

El circuito por tanto comprendera dos puertas XOR, pues no se utilizan normalmente
XOR de ms de dos entradas:
a
b
P

Problemas Tema 7

Pgina 33

Sistemas Digitales

El circuito receptor ha de comprobar que el bit de paridad que se enva es el que

corresponde segn los valores de los bits transmitidos. Para ello se ha de calcular de
nuevo el bit de paridad para los bits recibidos.

a
b

P
(paridad del emisor)
Si E=1 ha habido un error en la transmisin pues no coinciden el bit de paridad enviado
por el emisor y el calculado por el receptor, pues PE PR =1 si los bits son distintos.
O visto de otra manera, si en una secuencia la paridad es par (nmero par de 1s) la
XOR de todos los bits (incluyendo el de paridad) dar siempre cero.

Problemas Tema 7

Pgina 34

Sistemas Digitales

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 4: Circuitos Combinacionales Integrados.

1.- Construir un decodificador de 6 lneas de entrada de direccin y 64 lneas de salida a
partir de 9 decodificadores 138.
Denominaremos las 6 entradas como I5I0 y las 64 salidas como O0 O63 , activas
por nivel bajo. Cada decodificador 138 posee 3 entradas y 8 salidas, de manera que con
8 de los decodificadores abarcamos las 64 salidas. El noveno decodificador lo vamos a
utilizar para seleccionar cual de los 8 decodificadores est activo. Cada salida de este
decodificador ( O0 x O7 x ) habilitar uno solo de los restantes decodificadores. Este
decodificador recibir como entradas los tres bits ms significativos de la entrada (I 5 I4
I3), mientras que los otros 8 decodificadores recibirn como entrada los tres menos
significativos (I2 I1 I0). Creamos una tabla en la que mostramos el decodificador activo y
las posibles salidas segn los valores de los tres bits ms significativos de la entrada.
I5
0
0
0
0
1
1
1
1

I4
0
0
1
1
0
0
1
1

I3 Salidas Decodificador
0
0-7
a
1
8-15
b
0 16-23
c
1 24-31
d
0 32-39
e
1 40-47
f
0 48-55
g
1 56-63
h

Por ejemplo si los tres bits ms significativos valen 011 estar activo el
decodificador d y dependiendo de los tres bits menos significativos de la entrada la
salida podr valer desde 24 (011 000) hasta 31 (011 111).
El noveno decodificador (x) recibe las entradas ms significativas (I5 I4 I3) y genera
una salida que actuar directamente sobre la entrada de habilitacin del decodificador
correspondiente. Para habilitar un decodificador es necesario que E 1=E2=0 y E3=1. La
seal E es la entrada de habilitacin general de todo el circuito.

Problemas Tema 7

Pgina 35

Sistemas Digitales

I5

I4

I3

I2x

I1x

I0x

E1x E E
2x
3x
Ex

DECODIFICADOR `138
(x)
O0x O1x O2x O3x O4x O5x O6x O7x

O0 xO1 xO 2 O
O O6O
x 3O
x 7x
x 4x 5x
Cada uno de los otros ocho decodificadores decodifica los tres bits menos
significativos cuando lo habilite el decodificador x.

O0 x

O7 x
I2

I1

I0

E1a E E
2a
3a

I1

I0

I2h

I1h

I0h

E1h E2h E
3h

Ea

I2

I2a

I1a

I0a

Eh

DECODIFICADOR `138
(a)
O0a O1a O2a O3a O4a O5a O6a O7a

DECODIFICADOR `138
(h)
O0h O1h O2h O3h O4h O5h O6h O7h

O0O1O 2O3O 4O5O6O7

O56O57O58O59O60O61O62O63

Estudiemos el caso en que la entrada vale 011 010. El decodificador x est habilitado
(E=1). Recibe los tres bits ms significativos (011) y activa (pone a cero) su salida O3 x
, pues a la entrada en binario le corresponde el decimal 3. Esta salida acta sobre la
entrada de habilitacin del decodificador d, cuyas salidas abarcan del 24 al 31. El
decodificador d decodifica los tres bits menos significativos de la entrada (I 2 I1 I0)
activando su salida nmero 2 (la correspondiente al cdigo binario de los tres bits
menos significativos de la entrada). Esta salida es la nmero 26, con lo que hemos
decodificado los 6 bits de entrada.

Problemas Tema 7

Pgina 36

Sistemas Digitales

2.- Sea un sistema digital que dispone de 16 lneas de peticin de servicio activas en
baja. Disear un circuito que nos muestre a travs de 2 displays el nmero de la lnea de
peticin de servicio de mayor prioridad activa en cada instante. Si no hay ninguna
activa, no mostrar nada. Hacer el diseo con dos codificadores de prioridad 148, dos
conversores de cdigo 48 y dos displays. Utilizar las puertas que sean necesarias.
Utilizaremos los dos codificadores de prioridad conectados en cascada, tal y como
vimos en teora. A estos codificadores les llegan las 16 lneas de peticin de servicio y a
su salida obtenemos los 4 bits de direccin ( O3 O0 ) y el bit indicador de peticin de
servicio GS que vale 1 si los codificadores estn deshabilitados o no hay peticin de
servicio.

I 0 I 1 I 2 I 3I 4 I 5 I 6I 7
I0a I1a I2a I3a I4a I5a I6a I7a
O2a

I 8 I 9 I 10I 11I 12I 13I 14I 15 EI

EIa

CODIFICADOR `148
(a)
O1a O0a
EOa GSa

I0b I1b I2b I3b I4b I5b I6b I7b

CODIFICADOR `148
(b)
O2b
EOb GSb
O1b

EIb
O0b

Figura. 4.2 Codificador de 16 entradas y 4 salidas construido a partir de 2 codificadores `148.

EO GS

O3 O2

O1

O0

Las salidas de los codificadores sern las entradas de un circuito combinacional

encargado de convertir el nmero binario de cuatro bits proporcionado por los
codificadores en dos nmeros BCD aptos como entradas de los conversores de cdigo
`48. Estos transformarn los dos nmeros BCD en las entradas correspondientes para
los displays de 7 segmentos, que representarn uno las unidades y otro las decenas.
Dibujamos la tabla de verdad mostrando los dos nmeros BCD (A3b..A0b, para el
dgito ms significativo y A3a..A0a para el menos significativo). Utilizamos las salidas
de los codificadores invertidas (O3O0 y no O3 O0 ) pues son salidas activas por
bajo. Es decir la salida de los codificadores para la lnea 1 es 1110 cuando el nmero
binario correspondiente es el 0001.

Problemas Tema 7

Pgina 37

Sistemas Digitales

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

O3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

O2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

O1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

O0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

BCD MSB (Decenas) BCD LSB (Unidades)

A3b A2b A1b A0b A3a A2a A1a A0a
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
0
1
0
0
1
1
0
0
0
1
0
1
0
0
0
0
0
1
0
1
0
1

Directamente de la tabla se deduce:

A3b = A2b = A1b = 0
A0a = O0
Para A0b:
O3O2
O1O0

O3 O2
00

00

0
4
A0b O3 O
2 O3 O1

01
11
O3O2
00
O O 10
1

Para A3a:

00
01
11
10

1
1
1

12

13

15

14

12

13

15

11

14

10

Para A2a:

Problemas Tema 7

O3 O1
8 O3 O 2 O1
10

A3 a O3 O 2 O1

11

10 1

11 1

01
2

10

11

01

Pgina 38

Sistemas Digitales

O3O2
O1O0

O3 O2
00

10

11

01

00

01

A2 a
1 O3 O2 O2 O1
1

11

10

12

13

15

11

14

10

1
1

O 2 O1
Para A1a:
O3O2
O1O0

O3 O2 O1
00

10

11

01

00

01

A1a O3 O11 O3 O 2 O1

11

10

12

13

15

11

14

10

1
2

O3 O1

Problemas Tema 7

Pgina 39

Sistemas Digitales

O3

A3b = A2b = A1b = 0

Cuando los codificadores estn deshabilitados o no hay
peticin de servicio la salida GS vale 1. Si invertimos esta
salida y la conectamos con el terminal RBI del conversor de
cdigo de las unidades haremos que el display se apague
cuando no haya ninguna peticin de servicio. Adems la seal
RBI del conversor de las decenas est siempre a 0 con lo
que evitamos que aparezcan ceros a la izquierda cuando el
nmero sea menor o igual de 9.

O3

O2
O1

O2
O1

O0

O0

A3a

GS
0
A3b A2b A1b A0b

RBI

LT

Dgito ms significativo
(Decenas)

Problemas Tema 7

RBI

LT

CONVERSOR DE
CDIGO `48
(a)

CONVERSOR DE
CDIGO `48
(b)

a b c d e f g

A3a A2a A1a A0a

RBO b

a b c d e f g

RBO a

Dgito menos significativo

(Unidades)

Pgina 40

A2a

Sistemas Digitales

3.- Se dispone de dos circuitos integrados. El primero de ellos contiene dos sumadores
completos de 2 bits, y el segundo es un multiplexor 151.
Utilizando los dos circuitos anteriores y los inversores que se precisen, disear un
circuito capaz de detectar la presencia de 3 y slo 3 bits a 1 en palabras de 6 bits en
paralelo. (Padilla 74)
La tabla de verdad de un sumador completo de dos bits con acarreo de entrada es la
siguiente. En ella hemos contado el nmero de bits a uno en cada combinacin de
entrada. De esta manera podemos asociar cada salida del sumador con un nmero
concreto de unos en las entradas.

0
1
2
3
4
5
6
7

a
0
0
0
0
1
1
1
1

b
0
0
1
1
0
0
1
1

cn
0
1
0
1
0
1
0
1

N 1
0
1
1
2
1
2
2
3

cn+1
0
0
0
1
0
1
1
1

Luego:

s
0
1
1
0
1
0
0
1

N 1
0
1
2
3

cn+1
0
0
1
1

s
0
1
0
1

Utilizando esta ltima tabla que relaciona el nmero de bits a uno en la entrada con la
salida del sumador podemos generar la tabla de verdad de la funcin que detecta la
presencia de solo 3 bits a uno en la palabra de 6 bits. Basta con estudiar las
combinaciones de la salida de los dos sumadores correspondientes a entradas de 6 bits
que solo tienen 3 bits a uno. En todos estos casos la funcin debe dar 1 pues se ha
detectado la presencia de tres unos en la entrada.
N 1 Sa N 1 Sb
0
3
1
2
2
1
3
0

Ca
0
0
1
1

Sa
0
1
0
1

Cb
1
1
0
0

Sb
1
0
1
0

f
1
1
1
1

Si aplicamos las salidas Ca, Sa, Cb a las entradas de seleccin (SL) del multiplexor
vemos que las entradas del multiplexor han de tomar los siguientes valores.
SL2 = Ca
SL1 = Sa
SL0 = Cb

Problemas Tema 7

I1 = S b
I3 = S b
I4 = S b
I6 = S b

I0 = I2 = I5 = I7 =0

Pgina 41

Sistemas Digitales

A5

A4

A0

B0

A3
CI

SUMADOR (a)
CO

A1

A0

B0

A0
CI

SUMADOR (b)

S0

Ca

A2

CO

S0

Cb

Sa

Sb

0
0
I0 I1 I2 I3 I4 I5 I6 I7

SL2 SL1 SL0 E

MULTIPLEXOR `151

Z=f

Veamos un ejemplo. Supongamos que el nmero es el 110 001, que tiene tres unos. La
salida del sumador a (suma los 3 bits ms significativos) es Sa=0 Ca=1. El sumador b
nos da Sb=1 Cb=0. Los bits Ca, Sa, Cb (100) direccional la entrada I 4 del multiplexor
que vale Sb, es decir, uno.

Problemas Tema 7

Pgina 42

Sistemas Digitales

4.- Implementar la siguiente funcin lgica de 4 variables con un multiplexor 151 y un

inversor:
f ( a, b, c, d ) (0,2,4,5,6,11,12,14)

Dibujamos la tabla de verdad de la funcin. En ella indicamos la entrada del

multiplexor correspondiente a cada combinacin de los tres bits ms significativos de
entrada. A cada entrada del multiplexor le corresponden dos combinaciones de las 4
variables de la funcin.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

d
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

f
1
0
1
0
1
1
1
0
0
0
0
1
1
0
1
0

IMUX
I0
I0
I1
I1
I2
I2
I3
I3
I4
I4
I5
I5
I6
I6
I7
I7

Los tres bits ms significativos (a, b, c) los conectaremos a

las entradas de seleccin del multiplexor. Cogemos estos
tres porque luego es ms sencillo para la resolucin del
problema. Hemos de decidir que valor aplicamos a cada una
de las entradas del multiplexor (I0-I7) para implementar la
funcin. Como posibles valores tenemos 0, 1, d o d . Para
ello dibujamos la tabla de Karnaugh en la que
representamos todos los unos y ceros. Mostramos en la
misma tabla a qu entrada del multiplexor corresponde cada
casilla, de acuerdo con los valores de a, b y c. A cada
entrada del multiplexor le corresponden dos casillas.

Problemas Tema 7

ab
cd

I0

I2

I6

I4

00

01

11

10

00

01

11

10

1
I1

1
1
0

5
7

0
0

12

13
15

I3

I7

Pgina 43

14

I5

1
0

8
9
11

10

Sistemas Digitales

Directamente de la tabla se deducen los valores de las entradas al decodificador.

I0 =

, I1 =

, I2 = 1, I3 =

, I4 = 0, I5 = d, I6 =

, I7 =

El circuito sera:
d
1

Multiplexor
habilitado

I0 I1 I2 I3 I4 I5 I6 I7

a bc

S2 S1 S0

MULTIPLEXOR `151

Z=f

Problemas Tema 7

Pgina 44

Sistemas Digitales

5.- Disear un circuito que realice la suma de un nmero C de 4 bits (c3c2c1c0) con el
mayor de los dos nmeros D (d3d2d1d0) y E (e3e2e1e0). Los tres nmeros estn
codificados en el sistema binario natural. Si los nmeros D y E son iguales, el resultado
ha de ser igual al nmero C. Utilizar para el montaje los circuitos combinacionales
integrados que sean necesarios.
Necesitamos hacer una comparacin, una seleccin y una suma por lo que usaremos un
comparador binario `85, un multiplexor `157 y un sumador completo de cuatro bits `83.
El comparador `85 compara dos nmeros de cuatro bits y genera tres bits de salida:
OA>B=1 si A>B, OA<B=1 si A<B y OA=B=1 si A=B y la entrada de conexin IA=B=1.
A3 A2 A1 A0
IA>B

B3 B2 B1 B0

A
B
COMPARADOR `85

IA=B
IA<B

OA<B OA=B OA>B

Utilizaremos este integrado con la entrada I A=B=1 para comparar los nmeros D y E. Las
salidas las aplicaremos directamente al multiplexor `157. Si la entrada A / B del
multiplexor vale cero tendremos como salida los cuatro bits del nmero A, si vale uno
tendremos B. En cualquiera de los casos si el multiplexor no est habilitado la salida es
cero. Conectando la salida OA<B del comparador a la entrada A / B del multiplexor y la
salida OA=B a la entrada de habilitacin del multiplexor tendremos como salida del
multiplexor el mayor de los nmeros D y E, y si son iguales la salida ser cero.
A3 A2 A1 A0 B3 B2 B B A / BE
0
1
A

B
MULTIPLEXOR `157
Z =A B

Z3 Z2

Z1

Z0

Por ltimo solo nos queda sumar esta salida con el nmero C utilizando para ello un
sumador `83. El circuito sera el siguiente:

Problemas Tema 7

Pgina 45

Sistemas Digitales

d3 d2 d1 d0

e3 e2 e1 e0

A A A A
IA>B 3 2 1 0

B3 B2 B1 B0

IA=B

COMPARADOR `85

IA<B

OA<B OA=B OA>B

d3 d2 d1 d0

e3 e2 e1 e0

A3 A2 A1 A0 B3 B2 B B A / B
0
1
E
MULTIPLEXOR `157
Z3 Z2 Z1 Z0

c3 c2 c1 c0

A3 A2 A1 A0

B3 B2 B1 B0 CI

SUMADOR `83

S3 S2 S1 S0

Problemas Tema 7

CO

Pgina 46

Sistemas Digitales

6.- Disear un sumador aritmtico en cdigo BCD para nmeros positivos de una cifra a
partir de dos sumadores integrados 83 y las puertas lgicas que sean necesarias.
Generalizarlo para sumar nmeros BCD de ms de una cifra. (Padilla 55)
Un nmero en BCD de una cifra se corresponde con un cdigo binario de cuatro bits
en el que hemos representado un nmero del 0 al 9. Si sumamos dos dgitos en BCD
con un sumador `83 obtendremos una salida de cuatro bits ms un posible acarreo. Esta
salida est en binario, no en BCD. Hemos de disear un circuito que transforme esa
salida en dos dgitos BCD pues puede que el resultado de la suma sea superior a 9.
Si la salida vale de 0 a 9 el resultado es correcto. Si hay acarreo de salida en la suma
(lo que significa que el nmero es superior a 15, es decir 16, 17 o 18) o bien si el
nmero representado en la suma es superior a 9 (mximo valor representado en un
dgito BCD) hemos de modificar la salida para adaptarla a BCD. En cualquiera de estos
casos necesitamos dos dgitos BCD en el que el ms significativo valdr uno. Veamos la
tabla de los casos en los que es necesario convertir la suma binaria en BCD:

10
11
12
13
14
15
16
17
18

C
0
0
0
0
0
0
1
1
1

S3
1
1
1
1
1
1
0
0
0

S2
0
0
1
1
1
1
0
0
0

S1
1
1
0
0
1
1
0
0
1

S0
0
1
0
1
0
1
0
1
0

0
0
0
0
0
0
0
0
0

BCD MSD
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

1
1
1
1
1
1
1
1
1

0
0
0
0
0
0
0
0
1

BCD LSD
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0

0
1
0
1
0
1
0
1
0

Dec.
16
17
18
19
20
21
22
23
24

S3 S2
S3 S2
Como se puede observar para las
00 10 01
11
00
combinaciones de C, S3, S2, S1 y S0 de la tabla,
01S1 S0 11
S1 S0
obtenemos el cdigo BCD correcto si
S3S2 *
001 1 16 * 20
sumamos 6 al resultado de la suma en binario
28
00
0
4
12
8
Adems hemos de poner el dgito BCD ms
011 1
*
*
significativo a uno. Representamos en un
01
17
21
29
9
1
5
13
diagrama de Karnaugh con un 1 los resultados
11
*
*
*
de la suma para los que hay que corregir.
11
31
1 15 191 11 23
7
3
Tenemos 5 variables por lo que hemos de
101 1 1 * S3S*1
hacer dos tablas, una para C=0 y otra para
10
18
22
30
6
2
14
10
C=1. Resultados de la suma por encima de 18
C=1
C=0 C
nunca se van a dar.
Vemos que en el caso de C=1 siempre hay
que corregir, como ya sabamos. Las agrupaciones hechas en la tabla de C=0 se solapan
con las de la tabla C=1 con lo que variable C desaparece. La expresin final de la
funcin (Cout) que nos indica cuando hay que corregir el resultado es:
Cout C S 3 S 2 S 3 S1

Problemas Tema 7

Pgina 47

10
*
*
*

24

25
27

*
26

Sistemas Digitales

En el circuito usaremos dos sumadores: uno para sumar los dos nmeros BCD de un
dgito (A0 y B0) y el otro para sumar 6 al resultado en los casos en los que Cout valga uno.

Para generalizar este montaje hemos de considerar que se podra dar tambin la
situacin de tener que sumar dos BCDs de valor 9 ms un acarreo de la suma anterior.
Esto nos obliga a aadir otra lnea en la tabla anterior.

19

C
1

S3
0

S2
0

S1
1

S0
1

BCD MSD
0
0
1
A0

BCD LSD
0
0
B0

Dec.
25

1
0

A3 A2 A1 A0

B3 B2 B1 B0 CI

SUMADOR `83 (a)

CO S S S S
2
1
0
3
Resultado
en binario

Cout

0
0
A3 A2 A1 A0

B3 B2 B1 B0 CI

SUMADOR `83 (b)

S3 S2 S1 S0

CO

Resultado en
Resultado en
BCD: LSD
BCD: MSD
Sin embargo en el diagrama de Karnaugh solo tendramos que sustituir un * que
habamos considerado como 1 por un uno, con lo que la funcin Cout no se vera
afectada.
En definitiva si quisiramos sumar nmeros BCD de ms de una cifra nicamente
tendramos que repetir este circuito por cada dgito a sumar, conectando la salida Cout
de la suma i a la entrada CI del sumador de los dos dgitos siguientes (Ai+1, Bi+1). Los

Problemas Tema 7

Pgina 48

Sistemas Digitales

distintos dgitos de la suma BCD se corresponderan con las salidas de los sumadores
(b).

Problemas Tema 7

Pgina 49

Sistemas Digitales

7.- Trabajando con nmeros con signo disear:

d) Un circuito sumador-restador de 4 bits (1 de signo y 3 de magnitud) en los
que la operacin a realizar viene indicada por la seal R / S ( R / S =1 resta,
R / S =0 suma). Trabajar en C2 y utilizar para ello un circuito sumador 83 y
las puertas XOR que sean necesarias.
e) Un detector de desbordamiento para el sumador-restador del apartado
anterior.
f) Un sumador-restador de nmeros de 8 bits (1 de signo y 7 de magnitud) con
detector de desbordamiento.
a) Los dos nmeros de 4 bits, A (A 3A0) y B (B3B0) pueden ser tanto positivos
como negativos, estando expresados en este ltimo caso en C2. La suma se
realiza directamente, pero para implementar la resta hemos de hacer el C2 de
uno de los nmeros, B. Al hacer el C2 cambiaremos el signo de B, tanto si era
positivo como negativo pues el C2 de un nmero en C2 es el nmero positivo.
El C2 implica invertir todos sus bits y sumarle uno. Si observamos la tabla de
verdad de la funcin XOR de dos bits vemos que el resultado coincide con el
valor del primer bit (a) invertido en los casos en que el segundo bit (b) es uno.
a
0
0
1
1

b XOR
0
0
1
1
0
1
1
0

Si realizamos un XOR entre cada bit del nmero B y el bit R / S invertiremos

los bits de B siempre que R / S =1, es decir cuando haya que restar. Si aplicamos
la seal R / S al acarreo de entrada CI, sumaremos 1 al nmero B despus de
haber sido invertido con lo que tendremos expresado B en C2 y podremos
realizar la resta.
B3 B2 B1 B0

A
B

R/S

A3 A2 A1 A0

CI

B
SUMADOR `83

S=A+B

S3 S2 S1 S0
Problemas Tema 7

CO
Pgina 50

Sistemas Digitales

b) Se puede producir desbordamiento si al sumar dos nmeros positivos o dos

negativos el resultado en valor absoluto excede los tres bits de magnitud, lo que se
traducir en que el bit de signo del resultado es distinto al de los dos sumandos. Por
ejemplo si sumamos 6 (0110) y 5 (0101) el resultado es 1011 que como nmero con
signo es -5, cuando el resultado debera ser 11.
Implementamos un circuito combinacional que detecte estas dos situaciones. Este
circuito nos generar una seal DB que valdr uno cuando exista desbordamiento, es
decir, cuando B3 y A3 sean iguales pero distintos a S3.
DB B3 A3 S 3 B3 A3 S 3

B3 B2 B1 B0

R/S
A3 A2 A1 A0

DB

CI

B
SUMADOR `83

S3 S2 S1 S0

CO

c) Ampliamos el circuito anterior para sumar nmeros de 8 bits conectando dos

sumadores `83.

Problemas Tema 7

Pgina 51

Sistemas Digitales

B7 B6 B5 B4

B3 B2 B1 B0

R/S
A7 A6 A5 A4

A3 A2 A1 A0

B
SUMADOR `83 (b)

CI

B
SUMADOR `83 (a)

CI

CO
S7 S6 S5 S4

CO

S3 S2 S1 S0

DB

Problemas Tema 7

Pgina 52

Sistemas Digitales

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 5: Circuitos Secuenciales Asncronos.

E m is o re s
1.- El producto final de una
d e lu z
fabricacin
son
barras
L
metlicas cuya longitud ha de
T r a m p illa
ser inferior o igual a L. Para
B a rra
hacer la seleccin del
producto terminado se utiliza
R e c e p to re s
el sistema mostrado en la
d e lu z
figura. Est constituido por
x1
x2
una cinta transportadora que
S IS T E M A
hace pasar las barras entre
z
M O TO R
S E C U E N C IA L
dos detectores fotoelctricos
A S N C R O N O
separados por una distancia L
y constituidos por un emisor y un receptor de luz. La salida de los receptores adopta dos
niveles de tensin diferenciados segn est o no una barra situada entre l y su emisor
receptivo. Se asigna por convenio el estado lgico 1 a la salida cuando la barra est
situada delante del detector y el estado 0 en caso contrario. Despus del segundo
detector existe una trampilla accionada por un motor. Si la barra tiene una longitud
mayor que L, se ha de excitar el motor y abrir la trampilla para dejar caer la barra; en
caso contrario no ha de excitarse el motor. Siempre que se haya excitado el motor ha de
volver a desexcitarse una vez comprobada la barra, y el sistema quedar preparado para
una nueva deteccin.
Disear un sistema secuencial asncrono cuyas entradas sean las salidas de los
detectores, que denominaremos x1 y x2, y cuya salida z accione el motor al ponerse en
estado 1. Suponer que la distancia que separa dos barras sometidas a verificacin es tal
que nunca podr entrar una en la zona de deteccin mientras se est comprobando la
anterior. (Mandado 200)

Dibujamos el diagrama de secuencias en el que representamos todas las posibles

situaciones. En la primera secuencia la barra es menor que L, en la segunda es igual a L
y en la ltima es mayor que L. Los estados 3 y 1 son distintos pues el estado 3 ha de
recordar que ya ha pasado la barra por X1. A su vez los estados 4 y 6 difieren en la
salida. En el 6 la barra es mayor que L y mientras pasa por X2 hemos de dejar el motor
activado para que la trampilla siga abierta. Sin embargo en 4 la barra es igual que L y
por tanto no hay que accionar el motor ni abrir la trampilla.

x1
x2
t

z
1

Problemas Tema 7

Pgina 53

Sistemas Digitales

Las tres posibles secuencias segn la longitud de la barra (l) son:

00100001 para l<L

001001
para l=L, poco probable pero la consideramos.
00101101 para l>L

Podemos representar estas secuencias en un diagrama de flujo, en el que indicamos el

estado en el que estamos y la salida as como la evolucin entre estados segn los
valores de las variables de entrada.
00

Entr.
E.A/Sal.
00
00
1/0

10

01

3/0

4/0

01

6/1

01

00

2/0

01

10

01

5/1

11

11
00
Los estados representan lo siguiente:
1.
2.
3.
4.
5.
6.

Estado inicial o de reposo.

Paso de la barra por el primer sensor.
Barra entre el sensor 1 y el 2 (l<L).
Barra de lL pasa por sensor 2.
Barra en ambos sensores (l>L).
Barra de l>L pasa por sensor 2.

Despus de los estados 4 y 6 se vuelve al estado inicial para comprobar nuevas barras.
Basndonos en estos diagramas dibujamos una primera tabla de fases.
x1 x2

00

01

11

10

--

--

--

--

--

--

--

--

--

F
Problemas Tema 7

Pgina 54

Sistemas Digitales

Los estados estables 1 y 3 son pseudoequivalentes con lo que podemos sustituir las
lneas A y C por A. Los estados estables 4 y 6 no son equivalentes pues tienen salidas
distintas.
x1 x2

00

01

11

10

A-C A

--

--

--

--

--

--

--

Observando la tabla se deduce que las lneas A, B y C son fusionables al igual que D
y E. Dibujamos el diagrama de fusin y la tabla de fases reducida.
D

x1 x2

00

01

11

10

A-B-C

D-E

--

Vemos que slo existen dos lneas y que a

cada una de ellas le corresponde una salida con lo que el autmata resultante ser un
autmata de Moore (la salida no depende de las variables de entrada). Dibujamos ahora
la tabla de fases final reducida y el diagrama de flujo, que incluyen las matrices de
excitacin y de salida. Para dibujar la tabla de fases se ha de tener en cuenta que los
estados estables de una misma lnea representan el mismo estado.

x1 x2

00

01

11

10

1 /0 1 /0 2 /* 1 /0

1 /* 2 /1 2 /1 * /*

1, 2, 4 1
5, 6 2

11
00
01
10

1/0

2/1

01
11

00

Al haber slo dos lneas en la tabla de fases nicamente necesitamos una variable de
estado para codificar las lneas. Asignaremos el valor y=0 a la lnea 1 e y=1 a la lnea
2. Como slo tenemos una variable de estado nunca se darn transiciones crticas entre
estados internos adyacentes. Realizamos por ltimo las tablas de excitacin y de salida e
implementamos el circuito.

Problemas Tema 7

Pgina 55

Sistemas Digitales

x1 x2
00
y

01

11

10

x1 x2
00
y

01

11

10

Y
Matriz de excitacin

Z=y

Matriz de salida

Y = x1x2 + yx2 = x1 x 2 yx 2 ( x1 x 2 )( yx 2 )
Implementamos el circuito mediante puertas NAND.
x1
Y=Z

x2

Problemas Tema 7

Pgina 56

Sistemas Digitales

C a r re te ra

2.- Una va frrea con

trfico en ambos
x1
sentidos se cruza con
A U T M ATA
z
x 2 A S N C R O N O
una carretera en la
cual se coloca una
barrera gobernada por
D e te c to r D
D D e te c to r
M
la salida z de un
autmata asncrono. A
500 metros del punto
de cruce se colocan
dos detectores x1 y x2,
M
V a f r re a
respectivamente. A
B a rre ra s
partir de un estado
inicial en el que z = 0,
la salida deber pasar al estado 1 cuando se acerque un tren en cualquier sentido al
rebasar su mquina los 500 metros del cruce y deber volver al estado 0 cuado el ltimo
vagn se aleje ms de dicha distancia independientemente de la longitud del tren.
Disear dicho autmata asncrono suponiendo que los trenes no van a cambiar la
direccin de su marcha, y que no puede haber ms de un tren en el cruce al mismo
tiempo.
Los detectores x1 y x2 dan un 1 si detectan el tren y 0 si no lo detectan. La salida z que
activa las barreras ha de ser 1 siempre que el tren active uno de los detectores o se
encuentre entre ellos.
Realizamos el diagrama de flujo:
Estado inicial: an no ha llegado ningn tren

x1 x2

00

Estado/z
.

00

11

8/1
10

11

9/1

00
11
01

10
00

00

El tren ya ha pasado

Long. tren < 1Km

00

3/1
01

5/1
L > 1Km

10
Tren llega
a detector
dcho.

10 por la derecha

2/1
11

Long. tren < 1Km

Tren llega

10

6/1

00
7/1

1/0

01

Tren llega 01
por la izqda.

4/1

01
Tren llega a
detector
izqdo.

L: longitud del tren

Problemas Tema 7

Pgina 57

Sistemas Digitales

A partir del diagrama de flujo construimos la tabla de fases:

x1 x2

00

01

11

10

--

--

--

--

--

--

--

--

--

--

--

--

--

--

Los estados estables 3 y 7, y 5 y 9 son pseudoequivalentes, luego la tabla de fases

queda:
x1 x2 00 01
Nombramos:
A 3, 7
1 3 6
5, 9 5
B
3
--

11

10

--

8
--

1C
1

CA

B---

--

--

5
F--

F
G

Por tanto podemos fusionar las siguientes lneas: B-F, C-E, D-G (o tambin: B-F, D-EG). Como todas las lneas que fusionamos tienen la misma salida no es necesario que
representemos cada estado con su salida correspondiente. Estamos realizando un
autmata de Moore (las variables de salida dependen solo del estado interno, no de las
variables de entrada).
Fusionamos B-F, C-E, D-G:

Problemas Tema 7

Pgina 58

Sistemas Digitales

x1 x2

00

01

11

10

--

B-F

C-E

D-G

--

Tabla de Fases reducida

Realizamos el diagrama de transicin. Podemos utilizar un cdigo Gray de 2 bits sin

problemas de carreras crticas.
00
A

01
B

D
10

C
11

Construimos a partir de esta

codificacin las matrices de
excitacin y salida conjuntamente en
una misma tabla.

x1 x2
00 la01
10
salida 11
se obtiene:
y1Simplificando
y2
00 00 /0 01 /* ** /* 01 /*
Z = y 1 + y2
01 11 /1 01 /1 11 /1 01 /1
11

11 /1 10 /1 11 /1

10

00 /*
y
0

10 /1

10 /1 ** /* 10 /1
Y R
Y1Y2/Z
0
*

S
0

x1 x2
y1 y2
00

00

01

11

10

*0

*0

**

*0

01

01

*0

01

*0

11

0*

0*

0*

0*

10

10

0*

**

0*

Implementamos el autmata con flip-flops R-S:

R1 x1 x 2 y 2

S 1 x1 x 2 x1 x 2 y 2

R1S1 (Y1)
Problemas Tema 7

Pgina 59

Sistemas Digitales

x1 x2
y1 y2
00

00

01

11

10

*0

01

**

01

R2 x1 x2 y1 x1 x2 y1 y1 ( x1 x2 )

01

0*

0*

0*

0*

S 2 x 2 y1 x1 y1

11

0*

10

0*

10

10

*0

*0

**

*0

R2S2 (Y2)
El circuito con biestables R-S es:
x1 x2
Si lo queremos implementar con puertas lgicas:
x1 x2
y1 y2
00

00

01

11

10

01

11

10

x1 x 2

x 2 y1
Y1
x1 x 2 y 2
Para coger la adyacencia: y1 y 2

R1

Y1 x1 x 2 y 2 y1 y 2 x 2 y1 x1 y1 x1S1x 2

x1 y1

Problema 5.2. Circuito realizado con biestables RS.

Problemas Tema 7

Pgina 60

R
Z
RS 1
S
Z

y1

y1

Sistemas Digitales

x 2 y1

x1 x2
y1 y2
00

00

01

11

10

01

11

10

x1 y1

x1 x 2
Y2
Para coger la adyacencia:y1 y 2

x1 x 2 y 2

Y2 x1 x 2 y 2 y1 y 2 x 2 y1 x1 y1 x1 x 2

El circuito implementado con puertas lgicas es:

x1
x2
y1
y2

Problema 5.2. Circuito implementado con puertas lgicas. Estructura AND-OR.

Problemas Tema 7

Pgina 61

Sistemas Digitales

3.- Disear un circuito secuencial asncrono con 2 entradas D y C, y una salida Q, tal
que la salida se haga igual a D en el instante en que C pase de 0 a 1. En el resto de los
casos Q no debe cambiar. Suponer que las dos entradas D y C no pueden cambiar
simultneamente. Implementar el circuito con biestables R-S constituidos por puertas
NAND.
Tenemos un sistema secuencial que slo cambia de salida cuando hay una transicin en
C de 0 a 1. Adems no necesita recordar situaciones pasadas. Cuando las entradas sean
constantes el sistema permanecer en un estado estable. As, asignaremos un estado
estable a cada combinacin de entradas y salidas posible (8 en total, todas son posibles).
Podemos construir directamente la tabla de fases (sin diagrama de transiciones),
asignando 4 estados estables para salida 0 y 4 para salida 1. Slo habr transiciones
posibles con cambio en la salida cuando C pase de 0 a 1. Adems no estn permitidos
los cambios simultneos de 2 bits (D y C no cambian a la vez).

Q=D=0

Q=D=1

DC

00

01

11

10

--

--

--

--

--

--

--

En la evolucin 1011 en el estado 4 el

estado final es 7 y no 3 pues Q=1.
Igualmente al hacer 0001 en el estado 5
el estado final es 2 pues Q=0.
No existen estados equivalentes ni
pseudoequivalentes.
El diagrama de fusin es:
B
A

H
G

Fusionamos ABC y FGH y dejamos sueltos D y E. La tabla de fases reducida es:

Problemas Tema 7

Pgina 62

Sistemas Digitales

DC

00

01

11

10

(ABC) A

(D)

--

(E)

--

(FGH)

DC

00

01

11

10

(AD) A

(BC)

(EH)

(FG)

Es un autmata de Moore. Quedan

dos estados imposibles.

Si en vez de esta fusin hacemos: A-D,

B-C, E-H y F-G obtendramos:
No quedan estados imposibles
menos * en el diagrama de
Karnaugh menos posibilidad de
simplificar.
En definitiva es un circuito ms
complicado.

Usamos por tanto la primera opcin para realizar la fusin. El diagrama de transicin es:
B

Vemos que si cambiamos C y D tendremos un

sistema cclico, o lo que es lo mismo, la
secuencia A-B-D-C es cclica. Luego basta
con codificar de la siguiente manera para evitar
la posibilidad de carreras cclicas:

C
A

0
0
B - 01
D- 11
C - 10

Con esta codificacin las matrices de excitacin y de salida quedan:

10

DC
y1 y2

00

01

11

10

00

01

A00

**

11

01

B01

10

11

11

11

D11

C1
10
Problemas
Tema 7
0

00

**

11

C1
0

DC
y1 y2

00

01

11

A00

00

00

B01

00

D11

Y1Y2

Pgina 63

Sistemas Digitales

Hemos cambiado el orden de D y C para poner las variables siguiendo un cdigo Gray
en los diagramas de Karnaugh. La salida vale:
Q=y1
Implementamos Y1Y2 con biestables RS:
y

DC
y1 y2

00

01

11

10

DC
y1 y2

00

01

11

10

00

*0

*0

*0

*0

00

*0

*0

*0

01

01

*0

**

01

*0

01

10

**

0*

0*

11

0*

0*

0*

0*

11

10

0*

0*

0*

10

0*

10

**

0*

10

*0

*0

**

01

R1 C y 2

R1S1 - Y1
R2S2 - Y2

R1S1 (Y1)

R2 DC

S1 C y 2

R2S2 (Y2)

S 2 DC

El circuito, utilizando biestables construidos con puertas NOR ser:

R2
R2

Biest. RS
(2) Z
S2

C
D

Problemas Tema 7

Z2

S2

Y2

S1
S1

Y2
R1

Z
Biest. RS 1
R1 (1)
Z1 Y1
Q

Pgina 64

Sistemas Digitales

Si disponemos de biestables RS construidos con puertas NAND tendremos disponibles

las entradas R-S activas por nivel bajo. La estructura interna de un biestable RS
implementado con puertas NAND sera:

Luego tendremos que sustituir las puertas AND anteriores por puertas NAND para
expresar todo el circuito con puertas NAND. Los inversores tambin pueden expresarse
como puertas NAND.

S2

R2

Y2

Y2

S1

R1

Y1

Y1

D
Problema 5.3. Circuito realizado con biestables RS implementados con puertas NAND.

Problemas Tema 7

Pgina 65

Sistemas Digitales

4.- Un sistema secuencial asncrono posee dos entradas de impulsos X 1 y X2 (ambas

entradas no pueden estar nunca en estado 1 simultneamente), y una salida Z. A partir
de un estado inicial en el cual X 1 = X2 = Z = 0, la salida Z ha de tomar el valor 1 si se
aplican dos impulsos sucesivos a la entrada X1 sin que se aplique ninguno a la entrada
X2. La entrada X2 acta como entrada de inicializacin. La salida volver a 0 slo
cuando se active X2. Se especifica que X1 y X2 no pueden cambiar simultneamente.
Realizar el circuito con biestables RS construidos con puertas NOR.
X1
Nota: dos impulsos sucesivos en X1 con X2=0 son:
X2=0

luego tendremos que detectar una secuencia 101 en X1 con X2=0.

Es ms conveniente realizar directamente el diagrama de flujo:

x1 x2

00
1/0

01

01
2/0

00

10
3/0

Estado/z
.

10
00
4/0

01

01

*X1X2=11 no permitido.
*Cambio simultneo de 2
bits no permitido. Por eso
no hay en 3 y 5 la entrada
01 y en 2 la 10.

00
10
10

5/1
10

00
6/1

00

Con 10 vuelve a 5
pues 5 se ha
definido como
X1X2=10 y Z=1.

Est.1 Estado inicial.

Est.2 Salida pasa a 0 cuando se activa X2.
Est.3 Llega el primer impulso en X1.
Est.4 X1 vuelve a 0.
Est.5 Llega el segundo impulso en X1, cambia la salida.
Est.6 La salida se mantiene a 1 aunque cambie X1, hasta que X2=1.

Si realizamos la tabla de fases:

Problemas Tema 7

Pgina 66

Sistemas Digitales

X1X2 00

01

11

10

--

--

--

----

--

--

--

No hay estados equivalentes ni pseudo

equivalentes.
El diagrama de fusin es:
B

A
F

Realizando esta fusin obtenemos la siguiente tabla de fases reducida:

El diagrama de transicin es:
X1X2 00

01

11

10

(A-B) A

--

(C) B

--

--

(D) C

--

(E-F) D

--

A 00

01 B

D 10

11 C

Segn este diagrama puede haber problemas de carreras crticas en 11(C) 00(A) si
utilizamos la codificacin indicada. Vamos a analizar lo que ocurre ayudndonos de la
matriz de fase con estados codificados.

X1X2
y1 y2

00

01

11

10

00

00

00

--

01

01

11

--

--

01

11

11

00

--

10

10

10

00

--

10

Si estamos en el estado estable 11 y

las entradas cambian de X1X2=00 a
X1X2=01 se produce una transicin
no adyacente al estado estable 00.
Veamos qu ocurre:

Y1Y2

11
10
Problemas Tema 7

01
00

--

Pgina 67

Sistemas Digitales

Si partimos del estado estable 11 con X1X2=00 y evolucionamos a X1X2=01:

Si el sistema evoluciona del estado 11 al 10, entonces para X 1X2=01 al estado 10

le corresponde el inestable 00 que da lugar al estado estable 00. Correcto.
Sin embargo si primero evoluciona de 11 a 01, para este estado con X 1X2=01 le
corresponde un estado imposible.

Posibles soluciones:
a) Sustituir el estado imposible por un estado inestable que conduzca al 00
(estable). Es decir, por ambos caminos llegaramos al 00 y tendramos carreras
no crticas.
b) Sustituir el estado inestable de la tercera lnea para las entradas X 1X2=01 por el
inestable 10, que para esas entradas conduce al 00. Esto lo podemos hacer
porque existen dos estados inestables en la segunda columna del mismo nmero
(00) de forma que a travs de uno de ellos podemos llegar al estable que
queremos (eliminamos carrera).
Elegimos la segunda opcin porque as mantenemos el estado imposible lo que nos
dar mas libertad para simplificar ms la funcin. Por tanto la matriz de excitacin sin
carreras ms la de salida queda:

X1 X2
00
01
11
10
y1 y2
00 00 /0 00 /0 ** /* 01 /0
01

11 /0 ** /* ** /*

01 /0

11

11 /0 10 /0 ** /*

10 /*

10

10 /1

Salida:

Z X 2 y1 y 2

00 /0 ** /* 10 /1
Y1Y2/Z

La salida ha de ser cero pues lo utilizamos

como combinacin intermedia para eliminar
carrera de 11 (Z=0) a 00 (Z=0).
Implementamos el circuito mediante biestables RS. Necesitaremos uno para Y1 y otro
para Y2.
y

Problemas Tema 7

Pgina 68

Sistemas Digitales

R1S1 - Y1
R2S2 - Y2

10

X1X2
y1 y2

00

01

11

10

**

*0

00

*0

*0

**

01

**

**

*0

01

0*

**

**

0*

0*

0*

**

0*

11

0*

10

**

10

0*

10

**

0*

10

*0

*0

**

*0

X1X2
y1 y2

00

01

11

00

*0

*0

01

01

11
10

R1 X 2 y 2

X2

R1S1 (Y1)

S1 X 1 y 2

R1 X 2 y 2
S1 X 1 y 2

X 1 y1
S 2 X 1 y1

R2S2 (Y2)

R2 X 2 X 1 y1
S 2 X 1 y1

El circuito ser:
X1

X2

R1
S1

Y1

Z1

Biest. RS
(1) Z

Y1

R2
S2

Z 2 Y2

Biest. RS
(2) Z

Y2

Problema 5.4. Circuito realizado con biestables RS.

5.- Disear un biestable r-s activado por flanco de bajada. Realizar el circuito utilizando
biestables R-S. (Mandado 216-219)

Problemas Tema 7

Pgina 69

Sistemas Digitales

En un biestable activado por flanco de bajada las entradas r y s actuarn justo en el

flanco de bajada. En los biestables rs ambas entradas no pueden estar a uno a la vez.
Tampoco pueden cambiar al mismo tiempo (para evitar carreras crticas). El flanco de
bajada de s pondr el biestable en estado de set (1), mientras que la seal r resetear el
biestable (0).
El diagrama de secuencias es:

s
r

Construimos la tabla de fases:

sr

00

01

11

10

--

--

----

--

--

--

--

--

No hay estados equivalentes ni

pseudoequivalentes.
El diagrama de fusin es:
B

F
E

Fusionaremos por tanto A-F y C-D:

00

01

11

10

A (A-F)

--

B (B)

--

C (C-D)

----

--

--

sr

D (E)
5
1
Para realizar
dibujamos el diagrama de transicin:

Problemas Tema 7

una codificacin correcta

Pgina 70

Sistemas Digitales

00 A

B 01

10 D

C 11

Codificando de esta manera no hay problemas de carreras crticas. Las matrices de

excitacin y salida son:
sr
y1 y2
00

00

01

11

10

Se observa que:

00 /0 00 /0 ** /* 01 /0

01

11 /* ** /* ** /*

01 /0

11

11 /1 10 /1 ** /*

11 /1

10

00 /*

Z=y1.

10 /1 ** /* ** /*
Y1Y2/Z

Para implementar el circuito con biestables RS tendremos en cuenta:

y

sr
y1 y2

R1S1 - Y1
R2S2 - Y2

R1 r y 2

y y

sr

R2 r

00

01

11

10

00

01

11

10

00

*0

*0

**

*0

00

*0

*0

**

01

01

01

**

**

*0

01

0*

**

**

0*

11

0*

0*

**

0*

11

0*

10

**

0*

10

10

0*

**

**

10

*0

*0

**

**

R1 ry 2

R1S1 (Y1)

S1 sy 2

S11 2 sy 2

S2 s

R2 r R2S2 (Y2)

S2 s

El circuito ser:

Problemas Tema 7

Pgina 71

Sistemas Digitales

r
s

Problemas Tema 7

R2

Z2

Biest. RS
(2) Z
S2

Y2

Y2

S1

Biest. RS 1
Y
R1 (1)
Z1 1

Pgina 72

Sistemas Digitales

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 6: Cerrojos dinmicos y Flip-Flops.

1.- Complete el siguiente diagrama temporal correspondiente a un biestable J-K activo
por flanco de bajada con entradas asncronas de Reset y Set activas a nivel bajo. La
salida vale inicialmente cero.
Las seales de Reset y Set al ser asncronas modifican la salida en cuanto se activan.
Reset
Set
J

CLK
Q

K(R J(S) Qn+1

)
0
0
Qn
0
1
1
1
0
0
1
1 Qn

2.- Complete el diagrama temporal del siguiente circuito. Observe que las entradas de
reloj de los dos biestables son diferentes. La seal de Reset es asncrona. Q 1 y Q2 valen
inicialmente cero.
Las seales de Reset al ser asncronas modifican la salida en cuanto se activan. Son
activas a nivel bajo. El FF 1 es activo por flanco de bajada y el FF2 por flanco de
subida. La entrada D est conectada a Q en los dos FFs, con lo que invierten su salida
en cada flanco activo de la seal de reloj.

Problemas Tema 7

Pgina 73

Sistemas Digitales

Q1
Reset

Reset
CLK

Q1
D1

Q2
Reset
CLK

Q2
D2

Reset
CLK
Q1
Q2

Problemas Tema 7

Pgina 74

Sistemas Digitales

PROBLEMAS DE SISTEMAS DIGITALES

I.T. Informtica. 1 curso.

Tema 7: Circuitos Secuenciales Sncronos.

1.- Se dispone de una seal digital peridica C de perodo T y ancho de impulso T/10. A
partir de dicha seal y en sincronismo con sus flancos de subida se necesita generar otra
seal peridica S cuyo perodo y ancho de impulso deben ser seleccionables mediante
dos seales de control C0 y C1 tal y como se indica en la tabla adjunta.
Controles
Caractersticas de la seal S
C0 C1
Ancho de impulso
Perodo
00
No se genera impulso No se genera impulso
01
T
2T
10
2T
3T
11
3T
4T

Dibujamos en primer lugar el diagrama de secuencias:

T
T/10

S (C0C1=00)
S (C0C1=01)
S (C0C1=10)
S (C0C1=11)

El ciclo completo de cada forma de onda se genera siempre desde el estado S

(salida)=0, pero los ciclos son de diferente duracin. Podemos plantear el problema
como un autmata de Moore cuyo diagrama de flujo es:

Problemas Tema 7

Pgina 75

Sistemas Digitales

C0C1
Estado/S

1/1

01
**

00

10

0/0

**

2/1

3/1

**

11

**

4/1

5/1

**

6/1

**
Observaciones al diagrama de flujo:
- Una vez aplicada una entrada de control C0C1 determinada, ya no importa el
valor que pueda tomar, pues el sistema tiene que seguir el ciclo completo.
- Lo hemos diseado como un autmata de Moore, hemos asignado un ciclo
independiente a cada combinacin C0C1. La salida en cada estado interno solo va
a depender del estado anterior (no de las entradas).
Diferencias con asncronos:
- Asncronos : hablbamos de estados estables, que eran los que realmente se
apreciaban. Los estados inestables eran estados transitorios en la evolucin hacia un
estado estable.
- Sncronos : trabajamos con los estados correspondientes a cada flanco activo de la
seal de reloj. Ponemos lo que ocurre en cada ciclo de reloj pero no hablamos de
estados estables.
Dibujamos la tabla de fases, en la que representamos el estado actual y el estado
siguiente. No hay estados estables. Las entradas aparecen colocadas en orden binario
(no en Gray):
C0 C1
00
E.A.
0
0

01

10

11

E. Siguiente
Problemas Tema 7

Pgina 76

Sistemas Digitales

Veamos si podemos simplificar el nmero de estados. Para ello aplicamos la siguiente

regla:
DOS ESTADOS SON EQUIVALENTES SI TIENEN LA MISMA SALIDA Y
LLEVAN A ESTADOS SIGUIENTES IGUALES O EQUIVALENTES. No se pueden
considerar iguales o equivalentes un estado y un estado imposible.
Mtodo visual para comprobarlo: tabla de implicacin.
-

Colocamos los distintos estados actuales de forma vertical (desde el segungo

hasta el ltimo) y de forma horizontal (desde el primero hasta el penltimo) : de
esta manera no contemplamos que un estado sea equivalente consigo mismo.
Cada casilla corresponde a la equivalencia entre los estados correspondientes a
la fila y a la columna.
Indicamos en cada casilla si son equivalentes o no, o qu condicin ha de
cumplirse para que sean equivalentes.
1 X
2 X X
3 X X
El estado 0 no es 4 X X 3=5 X
equivalente a ninguno pues
3=6
6=5
posee una salida 5 X X
distinta.
X
1, 3, y 6 son 6 X X X X equivalentes pues tienen la
0 1 2
3 4
5 tres conducen al estado 0.
misma salida y los
Como el estado 0 no es equivalente a ninguno, 1, 3, y 6 no pueden ser
equivalentes al resto.
2 y 5 tienen la misma salida y conducen a dos estados 3 y 6 que son
equivalentes, luego 2 y 5 son equivalentes.
4 no puede ser equivalente al 2 o al 5 pues 3 y 6 no son equivalentes a 5.

Luego asignamos:
0
A
1-3-6 B
2-5 C
4
D

La tabla de estados siguientes reducida queda:

C0 C1
00
E.A.
A A

Problemas Tema 7

01

10

11

A
0
B

E. Siguiente

Pgina 77

Sistemas Digitales

El diagrama de transicin sera:

00 A

B 01

C 10

11 D

Ya no es necesario dibujar el diagrama

de transiciones. No va a haber
problemas de carreras porque ya no
realimentamos directamente.

Dibujamos la tabla de transiciones en la que indicamos el estado actual, la salida

correspondiente al estado actual y el estado siguiente. Indicamos tambin los valores
que han de tomar las variables J (S) K(R) para implementar el circuito con FF JK :

Qin Qin1

*
+

Entradas
C0

C1

Problemas Tema 7

J0K0 - Q0
J1K1 - Q1

Q1 Q0
0 00

1
+

E. Actual
Q1n Q n
0

E. Siguiente
Salida actual
Excitaciones
n 1
n

1
Q1
Q0
S
J1 K1 J0 K0

Pgina 78

Sistemas Digitales

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

A
B
C
D
A
B
C
D
A
B
C
D
A
B
C
D

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

A
A
B
C
B
A
B
C
C
A
B
C
D
A
B
C

0
0
0
1
0
0
0
1
1
0
0
1
1
0
0
1

0
0
1
0
1
0
1
0
0
0
1
0
1
0
1
0

0
1
1
1
0
1
1
1
0
1
1
1
0
1
1
1

0
0
*
*
0
0
*
*
1
0
*
*
1
0
*
*

*
*
1
0
*
*
1
0
*
*
1
0
*
*
1
0

0
*
1
*
1
*
1
*
0
*
1
*
1
*
1
*

*
1
*
1
*
1
*
1
*
1
*
1
*
1
*
1

Dibujamos los diagrams de Karnaugh para las variables de los FF y para la salida. En
los diagramas de Karnaugh hemos de utilizar el cdigo Gray para las combinaciones de
las variables.

C0C1
Q1 Q0

00

01

11

10

C0C1
Q1 Q0

00

01

11

10

00

0*

0*

1*

1*

00

0*

1*

1*

0*

01

0*

0*

0*

0*

01

*1

*1

*1

*1

11

*0

*0

*0

*0

11

*1

*1

*1

*1

10

*1

*1

*1

*1

10

1*

1*

1*

1*

K1 Q0

J1K1 (Q1)

J 1 C0 Q0

C0C1
Q1 Q0

00

01

11

10

00

01

11

1 C1

10

1 1 1

CLK

El

C1
J0K0 (Q0)
J0=C1+Q1
K0 1
circuito implementado con FF JK es:

J0
1 FF 0
CLK0
1
K0 Rd0

Q1

J 1 C0 Q0

K1 Q0

C0

S=Q0+Q1

J0 = C1+Q1

K0 1

Q0

J1

Q0

K1

FF 1
CLK1
Rd1

Q1

Q1

S=Q0+Q1
Inicializacin

Problema 7.1. Circuito implementado con flip-flops JK.

Problemas Tema 7

Pgina 79

Sistemas Digitales

El pulsador de inicializacin coloca al sistema en el estado inicial A=0.

2.- Un circuito secuencial tiene dos entradas (X1, X2) y dos salidas (Z1, Z2). Las entradas
representan un nmero en binario natural N de 2 bits. Si el valor presente de N es mayor
que el valor inmediatamente anterior, entonces la salida Z1 se pone a 1. Si dicho valor es
menor, Z2 se pone a 1. En cualquier otro caso, Z 1 = Z2 = 0. Suponer que el circuito se
inicializ hace tiempo.
d) Describir el diagrama de flujo del sistema como autmata de Mealy.
e) Cuntos estados tendr el circuito equivalente de Moore?
f) Disear el circuito con flip-flops tipo D activos con el flanco negativo de la
seal de reloj.

a) Autmata de Mealy.
Necesitamos cuatro estados:

Problemas Tema 7

Pgina 80

Sistemas Digitales

q0: el
q1: el
q2: el
q3: el

nmero que lleg en la transicin anterior fue X2X1=00.

nmero que lleg en la transicin anterior fue X2X1=01.
nmero que lleg en la transicin anterior fue X2X1=10.
nmero que lleg en la transicin anterior fue X2X1=11.

00/00
X2X1/Z2Z1
Estado

q0
01/01

00/10
11/01

00/10
00/10

11/00

01/10

q3

q1

01/00

11/01

10/01

01/10
10/01

10/10
11/01
q2
10/00
Tabla de transiciones o estados siguientes:

X2 X1
00
E.A
q0 q0/00

01

10

11

q1/01 q2/01 q3/01

q1

q0/10 q1/00 q2/01

q3/01

q2

q0/10 q1/10 q2/00

q3/01

q3

q0/10

q1/10 q2/10 q3/00

E.Sig./ Z2Z1

No hay estados equivalentes pues las salidas son distintas.

Problemas Tema 7

Pgina 81

Sistemas Digitales

b) Si realizramos un autmata de Moore, necesitaramos asignar a cada salida distinta

un estado, ya que las salidas solo dependern del estado. Si nos fijamos en la tabla de
transiciones:
-

q0 tiene asignadas 2 tipos de salidas (00 y 01) luego habra que dividirlo en 2
estados distintos.
q1 tiene asignadas 3 tipos de salidas (10, 00 y 01) luego habra que dividirlo en 2
estados distintos.
q2 tiene asignadas 3 tipos de salidas (10, 00 y 01) luego habra que dividirlo en 2
estados distintos.
q3 tiene asignadas 2 tipos de salidas (10 y 00) luego habra que dividirlo en 2
estados distintos.

Luego el autmata de Moore necesitara 10 estados y necesitaramos un mnimo de 4

FFs. Sin embargo con Mealy bastar con 2 FFs.
c) Implementamos el autmata de Mealy, que es ms sencillo. Veremos en primer lugar
las excitaciones necesarias para FF JK y posteriormente lo implementaremos con FF D.
Codificamos de esta manera.
q0
q1
q2
q3

Entradas
X2

X1

0
0
0
0
0
0
0
0
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0

Qin Qin1

Q1 Q0
0 0
0 1
1 0
1 1

Problemas Tema 7

E. Actual
Q1n Q n
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1

*
+

J0K0 - Q0
J1K1 - Q1

E. Siguiente
Salidas actuales
Excitaciones
n 1
Q1
Q0n 1
Z2
Z1
J1 K1 J0 K0

q0
q1
q2
q3
q0
q1
q2
q3
q0
q1
q2
q3

q0
q0
q0
q0
q1
q1
q1
q1
q2
q2
q2
q2

0
0
0
0
0
0
0
0
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0

0
1
1
1
0
0
1
1
0
0
0
1

0
0
0
0
1
0
0
0
1
1
0
0

0
0
*
*
0
0
*
*
1
1
*
*

*
*
1
1
*
*
1
1
*
*
0
0

0
*
0
*
1
*
1
*
0
*
0
*

*
1
*
1
*
0
*
0
*
1
*
1
Pgina 82

Sistemas Digitales

1
1
1
1

1
1
1
1

q0
q1
q2
q3

0
0
1
1

0
1
0
1

q3
q3
q3
q3

1
1
1
1

1
1
1
1

0
0
0
0

1
1
1
0

1
1
*
*

*
*
0
0

1
*
1
*

*
0
*
0

Nos piden implementar el circuito con FF tipo D. En general habra que buscar una
expresin para Di en funcin de Xi y Qi, con la condicin de que Qin1 Di . En este
caso es muy sencillo, pues se observa en la tabla de transiciones que:
Q1n1 X 2

luego

Qn+1=D

D1=X2
D0=X1

Q0n1 X 1

FF
Tipo D

Simplificando por Karnaugh en la matriz de salida:

X2X1
Q1 Q0

00

01

11

10

00

00

01

01

01

01

10

00

01

01

11

10

10

00

10

10

10

10

01

00

Z1 X 2 Q1 X 2 X 1 Q0 X 1 Q1 Q0
Z 2 X 2 Q1 X 2 X 1Q0 X 1Q1Q0

Z2Z1

El circuito final sera:

x1

X1

x1
x2
x2
Q
Q00
Q
Q11

X2
D0

Q0
FF 0

Q1

D1
FF 1
Problemas Tema 7

CLK

Q0

Q1

Pgina 83

Z2

Z1

Sistemas Digitales

Problema 7.2. Circuito implementado con flip-flops tipo D.

3.- Los nmeros entre 0 y 3, expresados en binario natural, se transmiten en serie por
una lnea de datos Y. Primero se transmite el bit ms significativo. La transmisin est
sincronizada con una seal de reloj. Se desea disear un circuito secuencial tal que la
salida Z nos entregue un 1 durante el tiempo del segundo bit si la combinacin que lleg
a travs de Y fue 0 3, permaneciendo el resto del tiempo a 0. Por ltimo, la entrada X
es la nica que puede inicializar el sistema: X = 1 provoca el paso al estado inicial, y en
ese estado queda el sistema hasta que X = 0. En el momento que X = 0, de nuevo se
tratar de detectar el 0 o el 3 (X = 1 obliga a Z = 0).

D e te c to r
de 0 y 3

Y
R e lo j
Del enunciado se deduce que la salida va a cambiar en funcin del estado del circuito y
del valor de las entradas X e Y. Por tanto lo ms apropiado es implementar el circuito
como un autmata de Mealy. El diagrama de flujo sera:

Problemas Tema 7

Pgina 84

Sistemas Digitales

Llega el 1bit (el

MSB) y vale 0.

XY/Z

Deteccin
de un 1.

q1
Estado

00/0
01/0

q2

1*/0

q0

Estado
inicial

Permanece
en q2 con
Z=0 hasta
q X=1.

00/1
1*/0

1*/0

El 2 bit q llega vale

0.Se detecta un 0: Z=1

1*/0

00/0

Deteccin
de un 2.

01/1

01/0

0*/0

q3

Llega el 1bit (el

MSB) y vale 1.

El 2 bit q llega vale

1.Se detecta un 3: Z=1

Tendremos 4 estados:

XY
E.A
q0

00

01

10

11

q1/0

q3/0

q0/0

q0/0

q1

q2/1

q2/0

q0/0

q0/0

q2

q2/0

q2/0

q0/0

q0/0

q3

q2/0

q2/1

q0/0

q0/0

Tabla de implicacin:
q1 X
q2 q3=q2 X
q1=q2
q3 X
X X
q0
q1 q2

E.Sig./ Z
No hay estados equivalentes. q1 y q3 no pueden ser equivalentes pues tienen distintas
salidas. q0 y q2 seran equivalentes si lo fueran q1-q2 y q2-q3 lo cual no es cierto.
Codificamos q0: 00, q1: 01, q2: 10 y q3: 11. Necesitaremos 2 flip-flops.

Qin Qin1

Problemas Tema 7

*
+

J0K0 - Q0
J1K1 - Q1

q0
q1
q2
q3

Q1 Q0
0 0
0 1
1 0
1 1

J0K0 - Q0
J1K1 - Q1
Pgina 85

Sistemas Digitales

Entradas
X

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

E. Actual
Q1n Q n

E. Siguiente
Salida actual
Excitaciones
n 1
Q1
Q0n 1
Z
J1 K1 J0 K0

q0
q1
q2
q3
q0
q1
q2
q3
q0
q1
q2
q3
q0
q1
q2
q3

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

q1
q2
q2
q2
q3
q2
q2
q2
q0
q0
q0
q0
q0
q0
q0
q0

0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0

1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0

0
1
0
0
0
0
0
1
0
0
0
0
0
0
0
0

0
1
*
*
1
1
*
*
0
0
*
*
0
0
*
*

*
*
0
0
*
*
0
0
*
*
1
1
*
*
1
1

1
*
0
*
1
*
0
*
0
*
0
*
0
*
0
*

*
1
*
1
*
1
*
1
*
1
*
1
*
1
*
1

Simplificando mediante los diagramas de Karnaugh:

XY
00
10
01
11
Q1 Q0
XY
0 *X10
00 00 1 * 01 1 * 11
J1
Y 0X*Q0
Q1 Q0
K =X
00 01 0 * 1 0 * 1 0 1 * 1 0 * 1

XY
Q1 Q0

00

01

11

10

00

0*

1*

0*

0*

01

1*

1*

0*

0*

11

*0

*0

*1

*1

01 11 1 * 1 0 * 1 0 * 1 0 * 1

10

*0

*0

*1

*1

11 10 0 0 * 1 0 * 0 X0Q* (0Y 0*Q )

0
1

J 1 X Y X QJ01K1 (Q1)

Problemas Tema 7

K0=1

Z X Y Q1Q0 X YQ1Q0

10
K1=X

J 0 X Q1

0 J K 0(Q ) 0
0 0
0
K0=1
Z

J 0 X Q1

Pgina 86

Sistemas Digitales

El circuito implementado con FFs JK sera:

Y
X
Z
J0

FF 0
CLK0

K0

Rd0

Q0

J1

Q0

K1

FF 1
CLK1
Rd1

Q1

Q1

CLK

Inicializacin
Problema 7.3. Circuito implementado con flip-flops JK.

Si queremos implementar el circuito con FFs tipo D tenemos que considerar que
D1 Q1n 1 y D0 Q0n 1 . Dibujamos los diagramas de Karnaugh y simplificamos:

XY
Q1 Q0

00

01

11

10

XY
Q1 Q0

00

01

11

10

00

00

01

01

11

11

10

10

Q1n 1

Q0n 1
D1 Q1n 1 X ( y Q1 Q0 )

D0 Q0n 1 X Q1 Q0

El circuito implementado con FF tipo D es:

Problemas Tema 7

Pgina 87

Sistemas Digitales

Y
X
Z
D0

FF 0
CLK0

CLK

D1

Q0

FF 1
CLK1

Q0

Q1

Q1

Problema 7.3. Circuito implementado con flip-flops tipo D.

4.- Disear un divisor de frecuencia por 3 sncrono con flip-flops JK activados por el
flanco negativo.

Tenemos que dividir por tres la frecuencia de la seal de reloj. Dibujamos el diagrama
de secuencias:

C
(Clock)
Z

Cada tres ciclos de reloj la secuencia se repite, luego tendremos tres estados distintos.
Necesitamos 2 FFs JK.

Qin Qin1

Problemas Tema 7

Pgina 88

Sistemas Digitales

J0K0 - Q0
J1K1 - Q1

E. Actual
Q1n Q n

E. Siguiente
Salida actual
Excitaciones
n 1
Q1
Q0n 1
Z
J1 K1 J0 K0

0
1
2

0
0
1

0
1
0

1
2
0

0
1
0

1
0
0

0
C
1

0
1
*

*
*
1

1
*
0

*
1
*

Los estados siguientes Q1n 1 y Q0n 1 son independientes de la seal de reloj.

Simplificamos las entradas de los FF y la salida mediante Karnaugh. Al estado no
contemplado, 11, le asignamos **.
Q1
Q0

Q1
Q0

0*

*1

1*

**

J1=Q0

J1K1 (Q1)

K1=1

1*

0*

*1

**

J K0 (Q0)

J 0 Q1 0

K0=1

Para analizar la
salida dibujamos una tabla con todos los posibles valores de la salida y de los estados:

C
0
0
0
0
1
1
1
1

E. Q
Actual
Salida
Q
1 0
00
01
11
n
C
Q1 Q n
Z
0
0
0
0
*
0
0
0
*
0 1 1 0 0 1
1
0
1
1
1
*
Z=Q
+CQ0
1
0
0
0
0
1
1
1
0
1
1
1
*

10
1
1

Dibujamos por ltimo el circuito con FFs JK:

Problemas Tema 7

Pgina 89

Sistemas Digitales

J0

FF 0
CLK0

K0

Rd0

J1

Q0

Q0

FF 1
CLK1

K1

Rd1

Q1

Q1

CLK

Inicializacin

5.- Disear un sistema secuencial capaz de detectar la secuencia 11010 en una lnea X
de datos serie sincronizados con una seal de reloj C:
d) Como autmata de Moore.
e) Como autmata de Mealy.
f) Con un registro de desplazamiento.
a) Autmata de Moore.
Consideramos que se puede producir solapamiento. Al ser un autmata de Moore
asociamos la salida al estado del sistema, pues no va a depender del valor de las
entradas.

Problemas Tema 7

Pgina 90

Sistemas Digitales

0
X
1

0/0

Estado/Z

1/0

1
2/0

0
3/0
1

4/0

0
5/1

Diferencias con asncronos:

- Asncronos: hablbamos de estados estables, que eran los que realmente se apreciaban.
Los estados inestables eran estados transitorios en la evolucin hacia un estado estable.
- Sncronos: trabajamos con los estados correspondientes a cada flanco activo de la
seal de reloj. Ponemos lo que ocurre en cada ciclo de reloj pero no hablamos de
estados estables.
Dibujamos la Tabla de fases inicial o Tabla de estados siguientes, en la que
representamos el estado actual y el estado siguiente. No hay estados estables.

X
E.A.
0

1
2
3
4

1=2
0=3
1=2
1=4

0=3

0=5
1=2

0=5

5 X
0

2=4

X
1

3=0
2=4
3=5

0=5
4=2

X
2

X
3

X
4

E. Siguiente

Problemas Tema 7

Pgina 91

Sistemas Digitales

En principio tendremos 6 estados. Veamos si podemos simplificar el nmero de estados.

Para ello aplicamos la siguiente regla:
DOS ESTADOS SON EQUIVALENTES SI TIENEN LA MISMA SALIDA Y
LLEVAN A ESTADOS SIGUIENTES IGUALES O EQUIVALENTES.
Mtodo visual para comprobarlo: Tabla de implicacin.
-

Colocamos los distintos estados actuales de forma vertical (desde el segundo

hasta el ltimo) y de forma horizontal (desde el primero hasta el penltimo): de
esta manera no contemplamos que un estado sea equivalente consigo mismo.
Cada casilla corresponde a la equivalencia entre los estados correspondientes a
la fila y a la columna.
Se empieza analizando la equivalencia entre el primero y todos los que tiene
debajo, luego entre el segundo estado y los que tiene debajo, etc.
Indicamos en cada casilla si son equivalentes o no, o qu condicin ha de
cumplirse para que sean equivalentes.

El estado 5 no puede ser equivalente con ninguno pues posee una salida distinta. Esto
implica que el 4 tampoco es equivalente con ninguno, lo que conduce a que ni el 3, ni el
2 ni el 1 sean equivalentes. No hay estados equivalentes.
Ya no es necesario dibujar el diagrama de transiciones. No va a haber problemas de
carreras crticas porque ya no realimentamos directamente.
Codificamos los estados directamente. Como tenemos 6 estados vamos a necesitar tres
bits de estado para codificarlos todos. Cada uno de estos bits lo representaremos
mediante un FF JK.

Basndonos en la tabla de funcionamiento del flip-flop JK

hallamos qu valores han de tomar J y K para implementar
todas las posibles evoluciones en las variables de estado.

Q2

Q1

Q0

Problemas Tema 7

Qn

Q n 1

*
1

Q n 1

Pgina 92

Sistemas Digitales

Codificacin de estados

Qin Qin 1

*
+

1
+
0

J0K0 - Q0
J1K1 - Q1
J2K2 - Q2

Dibujamos la Tabla de transiciones en la que indicamos el estado actual, la salida

correspondiente al estado actual y el estado siguiente. Indicamos tambin los valores
que han de tomar las variables J(S) K(R) para implementar el circuito con FF JK:

Entrada

E. Actual

X
0
0
0
0
0
0
1
1
1
1
1
1

Q2n

Q1n

Q0n

0
0
0
0
1
1
0
0
0
0
1
1

0
0
1
1
0
0
0
0
1
1
0
0

0
1
0
1
0
1
0
1
0
1
0
1

0
1
2
3
4
5
0
1
2
3
4
5

Salida
actual

E. Siguiente

Excitaciones

Q2n1

Q1n1

Q0n 1

J2 K2 J1 K1 J0

K0

0
0
0
0
1
0
0
0
0
1
0
0

0
0
1
0
0
0
0
1
1
0
1
0

0
0
1
0
1
0
1
0
0
0
0
1

0
0
0
0
0
1
0
0
0
0
0
1

0
0
0
0
*
*
0
0
0
1
*
*

*
1
*
1
*
1
*
1
*
1
*
0

0
0
3
0
5
0
1
2
2
4
2
1

*
*
*
*
0
1
*
*
*
*
1
1

0
0
*
*
0
0
0
1
*
*
1
0

*
*
0
1
*
*
*
*
0
1
*
*

0
*
1
*
1
*
1
*
0
*
0
*

Al resto de combinaciones hasta las 16 posibles les correspondera **.

Simplificamos por Karnaugh:

X Q2
Q1 Q0

00

01

11

10

00

0*

*0

*1

0*

01

0*

*1

*1

0*

11Q 0 *
X
2
00
Q1 Q10
0
0*
0*
00
*1
01
K2=X+Q
0
11

*1

Problemas
10 Tema1 7*

**
**
1*
10
01
11
**
**
0*
0*
1*
1*
J2K2 (Q2)
*1
*0
*1
J2=XQ1Q0
**
**
*1
**
J0K0 (Q0)

**

0*

X Q2
Q1 Q0

00

01

11

10

00

0*

0*

1*

0*

01

0*

0*

0*

1*

11

*1

**

**

*1

10

*0

**

**

*0

K1=Q0

J1K1 (Q1)

J1 X Q2Q0 XQ2 Q0
Pgina 93

Sistemas Digitales

X Q2
Q1 Q0
J2=XQ1Q0

J 1 X Q2 Q0 XQ2 Q0 X (Q2 Q0 )
J 0 X Q2 X Q1 X Q2 Q1

K2=X+Q0

K1=Q0

K 0 Q2 X

00

01

11

10

00

01

11

10

Z= Q2 Q0

Z=
Q0

Q2

El circuito comprendera tres FFs JK y numerosas puertas lgicas.

b) Autmata de Mealy.
En esta ocasin la salida va a depender del estado del sistema y del valor de la entrada.
Secuencia 11010.
0/0
0

X/Z
1/0
0/0

Estado
1

1/0

1/0
2

0/0

0/0
3

0/1

Problemas Tema 7

1/0

1/0
4

Pgina 94

Sistemas Digitales

En la tabla de estados siguientes (o tabla de fases) incluimos la salida dentro de la tabla

pues la salida depende del estado y de las entradas.

X
E.A.
0

0/0

1/0

0/0

2/0

1
2

3/0 2/0

0/0 4/0

0/1 2/0

4 X
0

Tabla de implicacin
1=2
0=3
1=2
1=4

0=3
2=4

3=0
2=4

X
1

X
2

X
3

E. Siguiente /Salida
El estado 4 no puede ser equivalente a ningn otro pues posee una salida distinta. Se
comprueba que no hay estados equivalentes. Tenemos pues 5 estados: necesitamos 3
bits para codificar todos los estados. Implementaremos cada bit de estado mediante un
FF JK.

Q2

Q1

Q0in 0Qin 01
01
02

Q0
J 0K

0 0 0 0 1*

J0K0 - Q0
J1K1 - Q1
J2K2 - Q2

0 1 1 1 0*

13

0 0 1 * 11
+
1
* 0
1
0 + 0

1
4

Codificacin de estados
Dibujamos la Tabla de transiciones:
Entrada

E. Actual
Q2n Q1n Q n
0

X
0
0
0

0
1
2

0
0
0

Problemas Tema 7

0
0
1

0
1
0

E. Siguiente
Salida
Excitaciones
n 1
n 1
Q2
Q1
Q0n 1
Z
J2 K2 J1 K1 J0
0
0
3

0
0
0

0
0
1

0
0
1

0
0
0

0
0
0

*
*
*

0
0
*

*
*
0

0
*
1

K0
*
1
*

Pgina 95

Sistemas Digitales

0
0
1
1
1
1
1

3
4
0
1
2
3
4

0
1
0
0
0
0
1

1
0
0
0
1
1
0

1
0
0
1
0
1
0

0
0
1
2
2
4
2

0
0
0
0
0
1
0

0
0
0
1
1
0
1

0
0
1
0
0
0
0

0
1
0
0
0
0
0

0
*
0
0
0
1
*

*
1
*
*
*
*
1

*
0
0
1
*
*
1

1
*
*
*
0
1
*

*
0
1
*
0
*
0

00

01

11

10

1
*
*
1
*
1
*

Diagramas de Karnaugh:
X Q2
Q1 Q0

X Q2
Q1 Q0

00

01

11

10

00

0*

*1

*1

0*

00

0*

0*

1*

0*

01

0*

**

**

0*

01

0*

**

**

1*

11

0*

**

**

1*

10

0*

**

**

0*

J2K2 (Q2)
J2=XQ1Q0

K2=1

11
*1
**
**
*1
XQ
X Q10
2
0
00* 0 01* * Q
11*Q* 210* 00
Q1 Q0
1 0
00K =Q0 *
0 *J K (Q
0 *) 00 1 * 0

11

10

01

*1

0 * XQ
* *J 1 *XQ
* 01
1 02

11

*1

**

* * 11 * 1 0

10

1*

**

* * 10 0 * 0

K0=1

J2=XQ1Q0
K2=1

01

J0K0 (Q0)

J 0 X Q1 X Q2 Q1

J 1 XQ0 XQ2 X (Q2 Q0 )

J 0 X Q1 X Q2 Q1

K1=Q0

K0=1

Z X Q2

Z X Q2

El tener cinco estados en vez de seis como en el autmata de Moore no nos va a suponer
un ahorro en cuanto al nmero de FFs pero si nos facilita la simplificacin y reduce la
lgica adicional necesaria. Por tanto la implementacin como autmata de Mealy es
ms sencilla.

c) Implementacin con registros de desplazamiento.

Problemas Tema 7

Pgina 96

Sistemas Digitales

Basta con montar el siguiente circuito. Necesitamos un FF ms que como autmata de

Moore o de Mealy pero se simplifica mucho la lgica adicional.
El circuito se compone de 4 FF tipo D conectados en cascada. En cada ciclo de reloj
entra un nuevo dato en X, y los datos almacenados en los FFs se desplazan desde el FF
0 hasta el FF 3. El FF 3 almacena el primer bit de la secuencia.

Detecta la secuencia: 11010

Z
X

D0
C0

FF 0
Rd0

Q0

Q0

D1
C1

FF 1
Rd1

Q1

Q1

D2
C2

FF 2
Rd2

Q2

Q2

D3
C3

FF 3
Rd3

Q3

Q3

CLK

Inicializacin
Problema 7.5. Circuito realizado mediante un registro de desplazamiento constituido por flipflops tipo D.

Problemas Tema 7

Pgina 97

Sistemas Digitales

6.- Disear un generador de secuencias que, a partir de una seal de reloj C, produzca
las seales S1 a S8 que aparecen representadas en la figura. Utilizar para ello un contador
integrado 161, un decodificador integrado 138 y las puertas NAND que sean
necesarias.
0

10

11

12

13

14

15

R e lo j
S

Todas las secuencias se repiten cada 8 ciclos de reloj. Por tanto necesitamos construir un
contador de mdulo 8 que se puede implementar fcilmente despreciando la salida ms
significativa (Q3). Solamente veramos la cuenta de 000 (0) a 111 (7) tanto para Q3=0
(0-7) como para Q3=1 (8-15).
La decodificacin de los 8 estados binarios del contador la podemos hacer directamente
con el decodificador 138. Las salidas S1, S2, S3 y S4 se hacen 0 una vez cada 8 ciclos,
luego las obtenemos directamente de las salidas O0 , O1 , O2 , O3 del 138.
S5, S6, S7 y S8 como tienen impulsos de duracin mayor que un periodo no se pueden
obtener directamente del 138. Necesitamos lgica adicional para poner las seales a
1 y volver a ponerlas a 0 tras 2 pulsos de reloj (para S6, S7 y S8) o 3 pulsos (S5). Se
podra hacer con una puerta NAND en cada caso, pero no estara libre de fenmenos
aleatorios. Es mejor utilizar biestables RS construidos con puertas NAND.

Problemas Tema 7

Pgina 98

Sistemas Digitales

R
Luego las salidas O0 , O1 , O2 , O3 coinciden con S1, S2, S3 y S4.
O4 , O5 , O6 , O7 son como S1, S2, S3, S4 desplazadas un ciclo de reloj.
Veamos como generar S5, S6, S7 y S8.
a) S5: se hace 0 cuando S4 ( O3 ) se hace cero y se pone a 1 cuando S 1 ( O0 ) vale 0.
Luego:
S O0
R O3

b) S6: se hace 0 cuando S4 ( O3 ) se hace cero y se hace 1 cuando S2 ( O1 ) vale 0.

S O1
R O3

c) S7: se hace 0 en el ciclo 6 ( O6 0 ) y se hace 1 en el ciclo 4 ( O4 0 ).

S O4
R O6

d) S8: se hace 0 en el ciclo 7 ( O7 0 ) y se hace 1 en el ciclo 5 ( O5 0 ).

S O5

R O7

El circuito ser (no dibujamos el contador):

Problemas Tema 7

Pgina 99

Sistemas Digitales

7.- Construir un registro que permita realizar las siguientes operaciones: escritura desde
un bus, lectura a un bus, complemento y puesta a cero. Todas ellas debern ser sncronas
salvo la de lectura. Implementarlo con flip-flops JK y la lgica que sea necesaria.
Hemos visto que se pueden construir registros que respondan a una u otra orden
(escritura, lectura, etc.). La orden se indicar activando el terminal de control
correspondiente. En un sistema sncrono la orden se realizar en el siguiente flanco
activo de la seal de reloj.
Problema 7.6. Generador de secuencias construido utilizando un contador 161 (no mostrado) y un
Supongamos
que queremos ordenarle a un sistema una serie de operaciones. Podemos
decodificador 138.

realizar las operaciones de dos maneras:

Salidas
del contador

Q0

A0

Q1

A1

Q2

A2

DECODIFICADOR `138

a) Operaciones individualizadas en registros separados (cada registro realizara una

sola operacin) Ms flexibilidad.
b) Un registro que responda a distintas rdenes nos permitir ahorrar hardware.

O0

S1

O1

S2

O2

S3

O3

S4
S5

O4
O5
1
0

Problemas Tema 7

E3
E2
E1

O6
O7

S6
S7
S8

Pgina 100

Sistemas Digitales

Como ejemplo de este ltimo tipo vamos a disear un registro que responda a 4 rdenes
que se muestran en la tabla. Nuestro registro tendr 4 terminales de control: W, R, C y
Z. En cada instante solo uno estar a 1 lgico y los dems a 0.
Smbolo
W
R
C
Z

Orden
Escribe en el registro la palabra situada en el bus
Lee la palabra del registro y la lleva al bus
Complementa el registro
Borra el registro

Todas las operaciones (salvo la de lectura, R) se realizarn de forma sncrona. Nuestro

registro contar de n FFs JK. Representaremos por FF i el FF i-simo del registro, con
entradas Ji, Ki y asociado a la lnea Bi del bus.
a) Escritura en el registro
Para transferir una palabra del bus al registro cuando W=1 debe cumplirse que al
llegar el flanco activo de la seal de reloj
Ji=BiW
Ki= Bi W

i=1,.,n

Si W=1

Ji=Bi
Ki= Bi

Con W=1 se almacena en el registro el dato presente en B i y si W=0 Ji=Ki=0

con lo que se mantiene el contenido del registro.
b) Lectura del registro
Para leer del registro y transferir un bit del FF i al bus cuando R=1 utilizaremos
un buffer triestado. Cuando R=1 el buffer dejar pasar el dato al bus y cuando
R=0 el buffer se colocar en alta impedancia, aislando el registro del bus. De
este modo pueden conectarse varios registros al mismo bus.

Qi
R

Bi

La transferencia registrobus tendr lugar en cuanto R=1, siendo independiente

del reloj. Eso s, si la palabra escrita en el bus se transfiere a un registro esa
operacin s que es sncrona.
c) Complementacin
Para complementar el dato del registro si C=1 debemos hacer:

Problemas Tema 7

Pgina 101

Sistemas Digitales

Ji=Ki=C para i=1,.., n

Si C=0 el registro mantendr su contenido y si C=1 lo complementa.
d) Borrado del registro
Para borrar el registro si Z=1 y dejarlo inalterado si Z=0 habr que poner:
Ji=0 Ki(R)=Z para i=1,.., n

Teniendo en cuenta que en un instante dado slo una de las variables W, R, C, Z

est a 1 lgico, podemos combinar las expresiones anteriores:
Ji=BiW + C
Ki= Bi W + C + Z

i=1,.,n

Por tanto la etapa i-sima del registro ser:

Bi

W
C
Z
Ki

Ji

Ci FF i

CLK

Qi
R

Bi

El registro completo se puede representar como:

Problemas Tema 7

Pgina 102

Sistemas Digitales

Lneas
de control

W
R
C
Z
CLK

Conexin
transferencias
bus registro

Registro
de n bits

Conexin
transferencias
registro bus

I0 I1 I2 I3 I4 I5 I6 I7

S2 S1 S0

MULTIPLEXOR `151

8.- Disear un registro de desplazamiento de 4 bits con tres seales de control C 2, C1 y

C0 tales que:
i)
j)
k)
l)
m)
n)
o)
p)

Si
Si
Si
Si
Si
Si
Si
Si

C2C1C0 = 000, el registro se pone a cero (reset).

C2C1C0 = 001, el registro desplaza a la derecha.
C2C1C0 = 010, el registro mantiene la informacin.
C2C1C0 = 011, el registro desplaza cclicamente (rotacin) a la derecha.
C2C1C0 = 100, el registro desplaza a la izquierda.
C2C1C0 = 101, el registro carga informacin en paralelo.
C2C1C0 = 110, el registro desplaza cclicamente (rotacin) a la izquierda.
C2C1C0 = 111, el registro se pone a uno (set).

Todas estas operaciones deben efectuarse en sincronismo con la seal de reloj. Efectuar
el diseo utilizando flip-flops tipo D y los circuitos combinacionales integrados que
sean necesarios.
Utilizaremos 4 FFs tipo D y 4 multiplexores 151. Los multiplexores 151 son
multiplexores 81 que poseen 3 entradas de seleccin.
Aplicamos las 3 seales de control a las entradas de seleccin de los multiplexores:

Problemas Tema 7

Pgina 103

Sistemas Digitales

S2=C2

S1=C1

S0=C0

De esta manera para cada combinacin de las seales de control aparecer en la salida
de los cuatro multiplexores la entrada cuyo nmero decimal corresponde al nmero
binario de las seales de control. Asociamos la salida de cada multiplexor a la entrada D
de un FF. De esta forma la salida del MUX nos indica el estado siguiente del FF.
Indicamos en una tabla las seales de control y los valores que hay que aplicar a las
entradas de los FFs.
Controles
C2 C1 C0
I0
000
001
I1
I2
010

FFs
Q3
Q2
Q1
Q0
0
0
0
0
D Q3 Q2 Q1
Q3
Q2
Q1
Q0

I3

011

I4
I5

100
101

Q0 Q3
Q2
Q1
Q2 Q1 Q0 D
P3
P2
P1
P0

I6

110

I7

111

Problemas Tema 7

Q2
Q1
Q0
Q3
1
1
1
1

Mux3 Mux2 Mux1 Mux0

Operacin
Reset
Desplaz. Dcha. (DDato externo)
Mantener informacin
Desplazamiento cclico derecha
Desplaz. Izada. (DDato externo)
Carga en paralelo
Desplazamiento cclico izquierda
Set

Pgina 104

Sistemas Digitales

0 D Q3 Q0 Q2 P3 Q2 1

E I I1 I2 I3 I4 I I I
0
5 6 7
S2
MUX 3
S1
S0

C2
C1
C0

Z3

0
C2
C1
C0

Q3
FF 3

C3

E I I1 I2 I3 I4 I I I
0
5 6 7
S2
MUX 2
S1
S0
Z2

Z3

D3

0 Q2 Q1 Q2 Q0 P1 Q0 1

0 Q3 Q2 Q3 Q1 P2 Q1 1

Q3

0
C2
C1
C0

Z1

Z2
Q2

D2
FF 2
C2

E I0 I1 I2 I3 I4 I I I7
5 6
S2
MUX 1
S1
S0

Q2

0 Q1 Q0 Q1 D P0 Q3 1

0
C2
C1
C0

Z0

Z1
Q1

D1
FF 1
C1

E I0 I1 I2 I3 I4 I I I7
5 6
S2
MUX 0
S1
S0

Z0
Q0

D0

Q1

FF 0

Q0

C0

CLK

Problemas Tema 7

Pgina 105

Sistemas Digitales

9.- Disear un contador binario sncrono de mdulo 16 con flip-flops JK activados por
flanco de subida. Generalizar el montaje para cualquier contador de mdulo 2 n, con n
entero.
Para disear un contador de mdulo 16 necesitaremos 4 FFs (24=16). La secuencia de
conteo ser:
Dec.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Q3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Q2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

Q1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Como puede observarse:

a) Q0 cambia de estado en cada cuenta. Conectamos
J0=K0= 1
para que trabaje siempre en conmutacin.
b) Q1 mantiene su valor salvo cuando Q0=1 en cuyo caso cambia de estado. Si
conecto
J1=K1= Q0
el FF1 mantendr su estado si Q0=0 y conmutar si Q0=1.
c) Q2 mantiene su estado salvo cuando Q0=Q1=1 que conmuta. Haciendo
J2=K2= Q1Q0
el FF2 conmutar su salida nicamente cuando Q 1=Q0=1. En el resto de casos
mantiene el estado.
d) Q3 solo conmuta cuando Q0=Q1=Q2=1. Luego tendremos que conectar
J3=K3= Q2Q1Q0
El circuito es generalizable a un contador de mdulo 2 n formado por n FFs, de modo
que cada FF conmuta nicamente cuando sus precedentes estn en Set.

Problemas Tema 7

Pgina 106

Sistemas Digitales

J0

FF 0
CLK0

K0

Rd0

Q0

J1

Q0

K1

FF 1
CLK1
Rd1

Q1

J2

Q1

K2

FF 2
CLK2
Rd2

Q2

J3

Q2

K3

FF 3
CLK3

CLK

Inicializacin

Problemas Tema 7

Pgina 107

Rd3

Q3

Q3