Simulacin de circuitos electrnicos con OrCAD 16.

3. Diseo y simulacin de la caracterstica de salida del Fet de canal n

El circuito a estudiar es el siguiente:

Figura 1. Circuito electrnico simulado en el Tema 3

Se realiza un barrido en continua con la tensin
 y un barrido paramtrico con la

tensin
 . Se han tomado valores de 0 Vdc a -1.4 Vdc con incrementos de 200mV de
la tensin
 y para el barrido en continua de la tensin
 valores de 0 Vdc a
+10Vdc con incrementos de 0.1 Vdc.
El resultado obtenido es la siguiente grfica.

Simulacin de circuitos electrnicos con OrCAD 16.6

Figura 2. Caracterstica de salida del FET de canal N

Vamos a explicar la grfica obtenida, las grficas dibujadas son los distintos valores que
obtenemos de  , cada una de ests graficas corresponden a un valor de
 , que
toma valores entre 0 Vdc y -1.4 Vdc con un incremento de 200mV tal y como se explico
anteriormente. La variacin que obtenemos en el eje X corresponde al barrido en
continua realizado por
 .
Cuando
 =0, en el momento que se aplica un voltaje
 , los electrones son atrados
al terminal de drenaje, se establece una corriente convencional  . El flujo de carga se
encuentra relativamente sin inhibicin y limitado nicamente por la resistencia del
canal-n entre el drenaje y la fuente. Esta resistencia antes de que
 llegue al voltaje
de estrechamiento,
 , unos 1.4 V para este tipo de transistor, se mantiene constante.
A partir de este instante obtenemos  , corriente de drenaje mximo de un JFET que
est definida mediante las condiciones
 =0 y
 >|
 |. Est corriente para este tipo
de FET es de unos 18.5mA. Esto corresponde con la primera grfica de mayor valor de
 de color rosa.
El voltaje de la compuerta a la fuente denotado por
 , es el voltaje de control del
JFET. Cuando tenemos una tensin negativa de
 mayor que
 , obtenemos regiones
de agotamiento similares a las obtenidas con
 =0, a un nivel menor de
, como
podemos observar en la Figura 5. El nivel de saturacin resultante para  se va
reduciendo a medida que
 se hace ms y ms negativo. El nivel de saturacin lo
alcanzamos cuando  se mantiene constante. Cuando
 =
 ,
 es lo
suficientemente negativo como para establecer un nivel de saturacin de 0mA.

Simulacin de circuitos electrnicos con OrCAD 16.6

Podemos observar la regin hmica a la izquierda de la regin de estrechamiento
 , y

la regin de saturacin a la derecha de la regin de estrechamiento.