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Flip-Flops
Circuitos Lógicos
DCC-IM/UFRJ
Prof. Gabriel P. Silva
Diagrama Geral de um Sistema
Digital
“Latch” com Portas NOR
Diagrama de Tempos
“Latch” com Portas NOR
“Gated Latch” c/ portas NOR
R′ Clk S R Q( t + 1)
R
Q 0 x x Q( t ) (no change)
1 0 0 Q( t ) (no change)
Clk 1 0 1 0
1 1 0 1
Q 1 1 1 x
S S′
“Gated Latch” c/ portas NOR
1
Clk
0
1
R
0
1
S
0
1
Q ?
0
1
Q ?
0
Tempo
S Q
Clk
R Q
“Latch” c/ Portas NAND
Quando a entrada SET pulsa para ´0´ força a saída Q para ´1´.
“Latch” c/ Portas NAND
Quando a entrada CLEAR pulsa para ´0´ força a saída Q para ´0´.
“Latch” c/ Portas NAND
“Latch” c/ Portas NAND
Diagrama de Tempos
“Latch” com Portas NAND
Aplicação do “Latch”
“Gated SR Latch” com NAND
S
Q
Clk
Q
R
Clk
Q
R
Clk D Q( t + 1) D Q
0 x Q( t)
1 0 0 Clk Q
1 1 1
“Gated D Latch” com NAND
t t t t
1 2 3 4
Clk
Tempo
“Latch” Transparente
Diagrama de Tempos
“Latch” Transparente
VHDL
“Latch” Transparente
entity d_latch is
port ( d, clk : in bit; q : out bit );
end entity d_latch;
entrada
clock
entrada D Q D Q
clock
estável alterando
entrada
clock
Especificações de Tempo
Típicas
Positive edge-triggered D flip-flop
o Tempos de Setup e Hold
o Largura de clock mínima
o Retardos de propagação (0 para 1, 1 para 0, máximo e típico)
D T su Th T su Th
20ns 5ns 20ns 5ns
CLK 25ns
Tplh
Q Tphl
21ns
23ns
logic 1
logic 0
Nível Lógico 0 Nível Lógico 1
entrada entrada
D Q D Q
assíncrona sincronizada
Clk
sistema síncrono