Дк. Ф.

Уэйкерли
Проектирование цифровых устройств, том 1.
Москва:
Постмаркет, 2002. - 544с.
Основополагающий учебник, в котором рассмотрены все направления совре-менной
цифровой электроники. Особое внимание уделено программируемым логическим
интегральным схемам (ПЛИС).
На двух прилагаемых лазерных дисках размещено программное обеспечение фирмы
Xilins.
Предназначен для студентов, аспирантов и преподавателей ВУЗов, разработчи-ков
аппаратуры.

© 2000,1994,1990 by Prentice Hall © 2002,

перевод на русский язык ЗАО
«Предприятие Постмаркет»
ISBN 5-901095-12-Х
 Оглавление
Содержание книги 14
Программные средства Xilinx Foundation 16
WWW.DDPP.COM 17
Для преподавателей 17
О том, как готовилась эта книга 18
Ошибки 18
Благодарности 18

Глава 1

Введение 21
1.1.0 цифровом проектировании 21
1.2. Соотношение между аналоговым и цифровым 23
1.3. Цифровые устройства 27
1.4. Электронные аспекты цифрового проектирования 28
1.5. Роль программирования в проектировании цифровых устройств 30
1.6. Интегральные схемы 32
1.7. Программируемые логические устройства 37
1.8. Специализированные интегральные схемы 38
1.9. Печатные платы 40
1.10. Уровни проектирования цифровых устройств 41
1.11. Самое главное 46
1.12. Напутствие 47
Упражнения 48

Глава 2
Числовые системы и коды 49
2.1. Позиционные системы счисления 49
2.2. Восьмеричные и шестнадцатеричные числа 51
2.3. Общие преобразования позиционных систем счисления 53
2.4. Сложение и вычитание недесятичных чисел 56
2.5. Представление отрицательных чисел 59
2.5.1. Представление чисел в прямом коде со знаком 59
2.5.2. Системы представления чисел в форме дополнения 60
2.5.3. Дополнительный код 60
2.5.4. Представление двоичных чисел в двоичном дополнительном коде 62
2.5.5. Представление в форме поразрядного дополнения 6З
2.5.6. Представление двоичных чисел в обратном коде 63
2.5.7. Представление чисел с избытком 64
2.6. Сложение и вычитание двоичных чисел в дополнительном коде 64
2.6.1. Правила сложения 64
2.6.2. Графическая интерпретация 65
2.6.3. Переполнение 66
2.6.4. Правила вычитания 67
2.6.5. Дополнительный код и двоичные числа без знака 68
2.7. Сложение и вычитание двоичных чисел в обратном коде 69
2.8. Двоичное умножение 71
2.9. Двоичное деление 73
2.10. Двоичные коды десятичных чисел 74
2.11. Код Грея 77
2.12. Коды символов 79
2.13. Коды действий, условий и состояний 79
2.14. n-мерные кубы и расстояние 83
2.15. Коды, обнаруживающие и исправляющие ошибки 84
2.15.1. Коды, обнаруживающие ошибки 85
2.15.2. Коды, исправляющие ошибки и обнаруживающие многократные ошибки 87
2.15.3. Коды Хэмминга 88
2.15.4. Циклические коды 92
2.15.5. Двумерные коды 93
2.15.6. Коды с контрольной суммой 95
2.15.7. Коды «m из п» 96
2.16. Коды для последовательной передачи и хранения данных 96
2.16.1. Параллельное и последовательное представление данных 96
2.16.2. Сигнальные коды для последовательной передачи 97
Обзор литературы 101
Упражнения 102
Задачи 104

Глава 3 Цифровые схемы 107

3.1. Логические сигналы и вентили 108
3.2. Семейства логических схем 113
3.3. КМОП-логика 114
3.3.1. Логические уровни КМОП-схем 114
3.3.2. МОП-транзисторы 115
3.3.3. Базовая схема КМОП-инвертора 116
3.3.4. КМОП-схемы И-НЕ и ИЛИ-НЕ 119
3.3.5. Коэффициент объединения по входу 120
3.3.6. Неинвертирующие вентили 122
3.3.7. КМОП-схемы И-ИЛИ-НЕ и ИЛИ-И-НЕ 123
3.4. Электрические свойства КМОП-схем 125
3.4.1. Общий обзор 125
3.4.2. Справочные данные и спецификация 126
3.5.Электрические характеристики КМОП-схем в установившемся режиме 129
3.5.1. Логические уровни и помехоустойчивость 129
3.5.2. Поведение схемы с активными нагрузками 131
3.5.3. Поведение схемы с неидеальными входными сигналами 138
3.5.4. Коэффициент разветвления по выходу 140
3.5.5. Влияние нагрузки 141
3.5.6. Неиспользуемые входы 141
3.5.7. Броски тока и развязывающие конденсаторы 142
3.5.8. Как испортить КМОП-схему 143
3.6. Динамические свойства КМОП-схем 144
3.6.1. Длительность переходного процесса 145
3.6.2. Задержка распространения 151
3.6.3. Потребляемая мощность 153
3.7. Другие варианты входных и выходных цепей КМОП-схем 155
3.7.1. Логические ключи 155
3.7.2. Триггер Шмитта 156
3.7.3. Схемы с тремя состояниями 157
3.7.4. Схемы с открытым стоком 160
3.7.5. Подключение светодиодов 162
3.7.6. Шины с несколькими источниками сигналов 164
3.7.7. Монтажная логика 164
3.7.8. Резисторы, соединяющие выходы схем с шиной питания 165
3.8. Семейства схем КМОП-логики 169
3.8.1. Семейства схем НС и НСТ 169
3.8.2. Семейства схем VHC и VHCT 170
3.8.3. Электрические характеристики схем семейств НС, НСТ, VС и VНСТ 170
3.8.4. Схемы семейств FСТ и FСТ-Т 176
3.8.5. Электрические характеристики схем семейства FCT-T 177
3.9. Логические схемы на биполярных транзисторах 179
3.9.1. Диоды 180
3.9.2. Диодная логика 183
3.9.3. Биполярные транзисторы 185
3.9.4. Транзисторный инвертор 188
3.9.5. Транзисторы Шоттки 189
3.10. Транзисторно-транзисторная логика 191
3.10.1. Базовый ТТЛ-вентиль И-НЕ 191
3.10.2. Логические уровни и запас помехоустойчивости 195
3.10.3. Коэффициент разветвления по выходу 196
3.10.4. Неиспользуемые входы 199
3.10.5. ТТЛ-схемы других типов 201
3.11. Семейства ТТЛ-схем 203
3.11.1. Первые семейства ТТЛ-схем 203
3.11.2. ТТЛ-схемы с транзисторами Шоттки 204
3.11.3. Характеристики ТТЛ-схем 204
3.11.4. Справочные данные для ТТЛ-схем 205
3.12. Сопряжение КМОП-и ТТЛ-схем 208
3.13. Схемы низковольтовой КМОП-логики и их сопряжение с другими схемами 209
3.13.1. LVTTL- и LVCMOS-логика с напряжением питания 3.3 В . 210
3.13.2. Входы, допускающие напряжение 5 В 211
3.13.3. Выходы, допускающие напряжение 5 В 213
3.13.4. Сопряжение TTL-схем и схем с уровнями LVTTL:сводка результатов 214
3.13.5. Логические схемы с напряжениями питания 2.5 В и 1.8 В 214
3.14. Эмитгерно-связанная логика 215
3.14.1. Базовая схема ЭСЛ 216
3.14.2. Семейства ЭСЛ-схем 10К/10Н 219
3.14.3. Семейство ЭСЛ-схем 100К 222
3.14.4. ЭСЛ-схемы с положительным напряжением питания 222
Обзор литературы 223
Упражнения 225
Задачи 230
Глава 4
Принципы проектирования
комбинационных логических схем 237
4.1. Алгебра переключений 238
4.1.1. Аксиомы 239
4.1.2. Теоремы о функциях одной переменной 242
4.1.3. Теоремы о функциях двух и трех переменных 242
4.1.4. Теоремы о функциях n переменных 244
4.1.5. Двойственность 247
4.1.6. Стандартные представления логических функций 250
4.2. Анализ комбинационных схем 254
4.3. Синтез комбинационных схем 260
4.3.1. Описание и составление схем 260
4.3.2. Преобразование схем 262
4.3.3. Минимизация комбинационных схем 266
4.3.4. Карты Карно 267
4.3.5. Минимизация сумм произведений 269
4.3.6. Упрощение произведений сумм 277
4.3.7. «Безразличные» комбинации переменных 279
4.3.8. Минимизация схем со многими выходами 280
4.4. Программные методы минимизации 283
4.4.1. Представление термов-произведений 284
4.4.2. Нахождение простых импликант путем объединения термов-произведений 287
4.4.3. Нахождение минимального покрытия по таблице простых импликант 289
4.4.4. Другие методы минимизации 291
4.5. Паразитные импульсы на выходе логических схем 292
4.5.1. Статические источники опасности 293
4.5.2. Нахождение статических источников опасности по картам Карно 294
4.5.3. Динамические источники опасности 296
4.5.4. Проектирование схем без источников опасности 296
4.6. Язык описания схем ABEL 297
4.6.1. Структура программ на языке ABEL 298
4.6.2. Работа компилятора языка ABEL 301
4.6.3. Операторы WHEN и блоки равенств 303
4.6.4. Таблицы истинности 304
4.6.5. Диапазоны, наборы и отношения 307
4.6.6. Безразличные комбинации входных сигналов 309
4.6.7. Проверочные векторы 312
4.7. Язык описания схем VHDL 314
4.7.1. Ход выполнения проекта 315
4.7.2. Структура программы 319
4.7.3. Типы и константы 323
4.7.4. Функции и процедуры 329
4.7.5. Библиотеки и пакеты 333
4.7.6. Элементы структурного проектирования 336
4.7.7. Элементы потокового проектирования 341
4.7.8. Элементы поведенческого проектирования 344
4.7.9. Отсчет времени и моделирование 351
4.7.10. Синтез 354
Обзор литературы 355
Упражнения 359
Задачи 361

Глава 5 Практическая разработка схем комбинационной логики 369

5.1. Стандарты документации 370
5.1.1. Блок-схемы 372
5.1.2. Условные обозначения логических схем 374
5.1.3.Р1мена сигналов и активные уровни 375
5.1.4. Активные уровни на выводах схем 377
5.1.5. Метод проектирования «инверсия к инверсии» 379
5.1.6. Расположение элементов на схеме 383
5.1.7.Шины 384
5.1.8. Дополнительная информация о схеме 386
5.2. Временные соотношения в схеме 389
5.2.1. Временные диаграммы 390
5.2.2. Задержка распространения 392
5.2.3. Временные параметры 392
5.2.4. Временной анализ 396
5.2.5. Программные средства временного анализа 397
5.3. Комбинационные программируемые логические устройства 397
5.3.1. Программируемые логические матрицы 397
5.3.2. Программируемые матричные логические устройства 401
5.3.3. Универсальные матричные логические устройства 405
5.3.4. Схемы биполярных ПЛУ 407
5.3.5. Схемы ПЛУ на основе КМОП-логики 408
5.3.6. Программирование и тестирование микросхем 411
5.4. Дешифраторы 413
5.4.1. Полные дешифраторы 414
5.4.2. Условные обозначения крупных логических элементов 416
5.4.3. Сдвоенный дешифратор 2г4 типа 74х139 417
5.4.4 Дешифратор Зг8 типа 74х138 420
5.4.5. Расширение полных дешифраторов 422
5.4.6. Описание дешифраторов на языке ABEL и их реализация в ПЛУ 424
5.4.7. Описание дешифраторов на языке VHDL 431
5.4.8. Дешифраторы для семисегментных индикаторов 436
5.5. Шифраторы 440
5.5.1. Приоритетные шифраторы 440
5.5.2. Приоритетный шифратор 74х148 442
5.5.3. Описание шифраторов на языке АВЕL и их реализация в ПЛУ 445
5.5.4. Описание шифраторов на языке VHDL 448
5.6. Устройства с тремя состояниями 449
5.6.1. Буферы с тремя состояниями 449
5.6.2. Стандартные буферы с тремя состояниями в виде ИС малой и средней степени интеграции 452
5.6.3. Описание схем с тремя состояниями на языке ABEL и их реализация в ПЛУ 456
5.6.4. Описание выходов с тремя состояниями в аязыке VHDL 460
5.7. Мультиплексоры 464
5.7.1. Стандартные мультиплексоры в интегральном исполнении 465
5.7.2. Расширение мультиплексоров 469
5.7.3. Мультиплексоры, демультиплексоры и шины 472
5.7.4. Описание мультиплексоров на языке ABEL и их реализация в ПЛУ . 473
5.7.5. Описание мультиплексоров на языке VHDL 477
5.8. Логические элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и проверка на четность 479
5.8.1. Вентили ИСКЛЮЧАЮЩЕЕ ИЛИ и ИСКЛЮЧАЮЩЕЕИЛИ-НЕ 479
5.8.2. Схемы проверки на четность 481
5.8.3.9-разрядная микросхема проверки на четность 74х280 481
5.8.4. Применение схем проверки на четность 483
5.8.5. Описание схем ИСКЛЮЧАЮЩЕЕ ИЛИ и схем проверки на четность на языке ABEL и их
реализация в ПЛУ 485
5.8.6. Описание схем ИСКЛЮЧАЮЩЕЕ ИЛИ и схем проверки на четность на языке VHDL 486
5.9. Компараторы 488
5.9.1. Структура компаратора 489
5.9.2. Итерационные схемы 490
5.9.3. Итерационная схема компаратора 491
5.9.4. Стандартные компараторы в интегральном исполнении 492
5.9.5. Описание компараторов на языке ABEL и их реализация в ПЛУ 496
5.9.6. Описание компараторов на языке VHDL 497
5.10. Сумматоры, вычитающие устройства и АЛУ 500
5.10.1. Полусумматоры и полные сумматоры 501
5.10.2. Сумматоры со сквозным переносом 501
5.10.3. Вычитающие устройства 503
5.10.4. Сумматоры с ускоренным переносом 504
5.10.5. Сумматоры, выполненные в виде ИС средней степени интеграции 506
5.10.6. Арифметическо-логические устройства, выполненные в виде ИС средней степени интеграции509
5.10.7. Ускоренный групповой перенос 512
5.10.8. Описание сумматоров на языке ABEL и их реализация вПЛУ 515
5.10.9. Описание сумматоров на языке VHDL 516
5.11. Комбинационные умножители 518
5.11.1. Структура комбинационных умножителей 518
5.11.2. Описание процедуры умножения на языке ABELи ее реализация в ПЛУ 521
5.11.3. Описание процедуры умножения на языке VHDL 522
Обзор литературы 528
Упражнения 529
Задачи 533

Глава 6. Примеры проектирования комбинационных схем 553

6.1. Примеры проектирования на основе стандартных блоков 554
6.1.1. Устройство быстрого сдвига 554
6.1.2. Простой шифратор для получения чисел с плавающей точкой 557
6.1.3. Двойной приоритетный шифратор 561
6.1.4. Расширение компараторов 562
6.1.5. Компаратор с управляемым режимом работы 564
6.2. Примеры проектирования схем с использованием языка ABEL и их реализация в ПЛУ. 566
6.2.1. Устройство быстрого сдвига 566
6.2.2. Простой шифратор для получения чисел с плавающей точкой 569
6.2.3. Двойной приоритетный шифратор 571
6.2.4. Расширение компараторов 573
6.2.5. Компаратор с управляемым режимом работы 575
6.2.6. Счетчик числа единиц 578
6.2.7. Игра в крестики и нолики 579
6.3. Примеры проектирования с использованием языка VHDL 588
6.3.1. Устройство быстрого сдвига 588
6.3.2. Простой шифратор для получения чисел с плавающей точкой 596
6.3.3. Двойной приоритетный шифратор 600
6.3.4. Расширение компараторов 602
6.3.5. Компаратор с управляемым режимом работы 604
6.3.6. Счетчик числа единиц 606
6.3.7. Игра в крестики и нолики 609
Задачи 616
Глава 7.
Принципы проектирования последовательностных логических схем 619
7.1. Элементы с двумя устойчивыми состояниями 621
7.1.1. Цифровой подход 622
7.1.2. Аналоговый подход 622
7.1.3. Неустойчивое равновесие 624
7.2. Защелки и триггеры 625
7.2.1. SR-защелка 626
7.2.2. SR-защелка 629
7.2.3. SR-защелка с входом разрешения 630
7.2.4. D-защелка 631
7.2.5. D-триггер, переключающийся по фронту 632
7.2.6. Переключающийся по фронту D-триггер с входом разрешения 636
7.2.7. Тестируемый триггер 636
7.2.8. Двухтактный SR-триггер 638
7.2.9. Двухтактный JK-триггер 639
7.2.10. Ж-триггер, переключающийся по фронту 641
7.2.1 l.T-триггер 642
7.3. Анализ тактируемых синхронных конечных автоматов 644
7.3.1. Структура конечного автомата 644
7.3.2. Выходная логика 645
7.3.3. Характеристические уравнения 646
7.3.4. Анализ конечных автоматов с D-триггерами 647
7.3.5. Анализ конечных автоматов на Ж-триггерах 656
7.4. Проектирование тактируемых синхронных конечных автоматов 658
7.4.1. Пример составления таблицы состояний 659
7.4.2. Минимизация числа состояний 664
7.4.3. Кодирование состояний 665
7.4.4. Синтез с использованием D-триггеров 669
7.4.5. Синтез с использованием JK-триггеров 673
7.4.6. Дальнейшие примеры проектирования на основе D-трштеров 677
7.5. Проектирование конечных автоматов с помощью диаграмм состояний 682
7.6. Синтез конечных автоматов на основе списка переходов 690
7.6.1. Уравнения переходов 690
7.6.2. Уравнения возбуждения 692
7.6.3. Варианты схем 692
7.6.4. Реализация конечного автомата 693
7.7. Другой пример проектирования конечного автомата 693
7.7.1. Игра на угадывание 693
7.7.2. Неиспользуемые состояния 696
7.7.3. Кодирование состояний выходными комбинациями 697
7.7.4. Кодирование «безразличных» состояний .699
7.8. Разбиение конечных автоматов на блоки 701
7.9. Последовательностные схемы с обратной связью 704
7.9.1. Анализ 704
7.9.2. Анализ схем с несколькими цепями обратной связи 709
7.9.3. Гонки 711
7.9.4. Таблицы состояний и таблицы потока 713
7.9.5. Анализ работы D-триггера в КМОП-исполнении 716
7.10. Проектирование последовательностных схем с обратной связью 717
7.10.1. Защелки 717
7.10.2. Составление таблицы потока для схемы классического образца 719
7.10.3. Минимизация таблицы потока 722
7.10.4. Кодирование состояний, гарантирующее отсутствие гонок 722
7.10.5. Уравнения возбуждения 726
7.10.6. Существенные источники опасности 727
7.10.7. Краткие выводы 730
7.11. Особенности проектирования последовательностных схем на языке АВЕL 731
7.11.1. Регистровые выходы 731
7.11.2. Диаграммы состояний 733
7.11.3. Внешняя память состояния 739
7.11.4. Задание выходных сигналов автомата Мура 739
7.11.5. Задание сигналов на выходах типа Мили и на конвейерных выходах с помощью оператора WITH
7.11.6. Проверочные векторы 744
7.12. Особенности проектирования последовательностных схем на языке VHDL 747
7.12.1. Последовательностные схемы с обратной связью 747
7.12.2. Тактируемые схемы 749
Обзор литературы 751
Упражнения 753
Задачи. 757
Глава 8. Практическая разработка схем последовательностной логики 767
8.1. Стандарты документации на Последовательностные схемы 767
8.1.1. Общие требования 767
8.1.2. Условные обозначения 768
8.1.3. Описание конечных автоматов 769
8.1.4. Временные диаграммы и временные параметры 770
8.2. Защелки и триггеры 775
8.2.1.3ащелки и триггеры в ИС малой степени интеграции 775
8.2.2. Защита от дребезга при переключении 776
8.2.3. Простейшая схема защиты от дребезга 777
8.2.4. Шинный фиксатор уровня 779
8.2.5. Многоразрядные регистры и защелки 780
8.2.6. Описание регистров и защелок на языке ABEL и их реализация в ПЛУ 784
8.2.7. Описание регистров и защелок на языке VHDL 788
8.3. Последовательностные ПЛУ 792
8.3.1. Биполярные Последовательностные ПЛУ 792
8.3.2. Последовательностные устройства типа GAL 796
8.3.3. Временные характеристики ПЛУ 801
8.4.Счетчики 804
8.4.1. Счетчики с последовательным переносом 805
8.4.2. Синхронные счетчики 806
8.4.3. Счетчики в ИС средней степени интеграции и их применение 807
8.4.4. Декодирование состояний двоичного счетчика 815
8.4.5. Описание счетчиков на языке ABEL и их реализация в ПЛУ 817
8.4.6. Описание счетчиков на языке VHDL 820
8.5. Регистры сдвига 825
8.5.1. Структура регистра сдвига 825
8.5.2. Регистры сдвига в ИС средней степени интеграции 827
8.5.3. Самое распространенное в мире применение регистров сдвига 832
8.5.4 Последовательно-параллельное преобразование 833
8.5.5. Счетчики на регистрах сдвига 838
8.5.6. Кольцевые счетчики 839
8.5.7. Счетчики Джонсона 842
8.5.8. Счетчики на регистрах сдвига с линейной обратной связью 845
8.5.9. Описание регистров сдвига на языке ABEL и их реализация в ПЛУ 848
8.5.10. Описание регистров сдвига на языке VHDL 858
8.6. Итерационные и последовательностные схемы 863
8.7. Методология синхронного проектирования 866
8.7.1. Структура синхронной системы 866
8.7.2. Пример построения синхронной системы 870
8.8. Трудности синхронного проектирования 874
8.8.1. Разброс задержек тактового сигнала 874
8.8.2. Стробирование тактового сигнала 878
8.8.3. Асинхронные входы 880
8.9. Сбой в работе синхронизирующего устройства и метастабильность 883
8.9.1. Сбой в работе синхронизирующего устройства 883
8.9.2. Время выхода из метастабильности 885
8.9.3. Разработка надежного синхронизирующего устройства 885
8.9.4. Анализ времени пребывания в состоянии метастабильностй 886
8.9.5. Более совершенные синхронизирующие устройства 888
8.9.6. Другие схемы синхронизирующих устройств 890
8.9.7. Триггеры с защитой от метастабильности 893
8.9.8. Синхронизация при высокоскоростной передаче данных 894
Обзор литературы 906
Упражнения 909
Задачи 912
Глава 9. Примеры проектирования последовательностных схем 921
9.1. Примеры проектирования на языке ABEL 922
9.1.1. Временные характеристики и компоновка конечных автоматов на основе ПЛУ 922
9.1.2. Несколько простых автоматов 926
9.1.3 Задние огни автомобиля марки Ford Thunderbird 929
9.1.4. Игра на угадывание 931
9.1.5. Построим заново контроллер светофора 935
9.2. Примеры проектирования на языке VHDL 940
9.2.1. Несколько простых автоматов 940
9.2.2. Задние огни автомобиля марки Ford Thunderbird 949
9.2.3. Игра на угадывание 951
9.2.4. Продолжение работы над контроллерами светофоров 953
Задачи 956

Глава 10. Память и микросхемы типа CPLD и FPGA 959

10.1. Постоянные запоминающие устройства 960
10.1.1. Применение ПЗУ для реализации «произвольных» комбинационных логических функций 961
10.1.2. Внутренняя структура ПЗУ 965
10.1.3. Двумерное декодирование 967
10.1.4. Изготовляемые серийно постоянные запоминающие устройства 970
10.1.5. Входы управления и временные параметры ПЗУ 974
10.1.6. Применения ПЗУ 977
l0.2. Оперативные запоминающие устройства 983
10.3. Статические оперативные запоминающие устройства 984
10.3.1. Входы и выходы статического ОЗУ 984
10.3.2. Внутренняя структура статического ОЗУ 986
10.3.3. Временные параметры статического ОЗУ 988
10.3.4. Стандартные статические ОЗУ 990
10.3.5. Синхронные статические ОЗУ 992
10.4. Динамические оперативные запоминающие устройства 997
10.4.1. Структура динамического ОЗУ 997
10.4.2. Временные параметры динамического ОЗУ 1000
10.4.3. Синхронные динамические ОЗУ 1003
10.5. Интегральные схемы типа CPLD 1004
10.5.1. Семейство ИС ХС9500 фирмы Xilinx 1006
10.5.2. Архитектура функционального блока 1008
10.5.3. Архитектура блока ввода/вывода 1012
10.5.4. Переключающая матрица 1013
10.6. Интегральные схемы типа FPGA 1016
10.6.1. Семейство ИС типа FPGA XC4000 фирмы Xilinx 1017
10.6.2. Перестраиваемый логический блок 1019
10.6.3. Блок ввода/вывода 1021
10.6.4. Программируемые соединения 1023
Обзор литературы 1027
Упражнение 1028
Задачи 1028
Глава 11.
Практические дополнения 1033
11.1. Средства автоматизированного проектирования 1033
11. .1. Языки описания схем 1034
11. .2. Ввод схемы 1034
11. .3. Временные диаграммы и временные параметры 1037
11. .4. Анализ схемы и моделирование 1037
11. .5. Разработка печатной платы 1040
11.2. Проектирование, предусматривающее тестируемость 1041
11.2.1. Тестирование 1042
11.2.2. Тестер с игольчатыми контактами и внутрисхемное тестирование 1043
11.2.3. Методы сканирования 1047
11.3. Оценка надежности цифровой системы 1048
11.3.1. Интенсивность отказов 1050
11.3.2. Надежность и среднее время между отказами 1052
11.3.3. Надежность системы 1052
11.4. Длинные линии, отражения и согласованная нагрузка 1054
11.4.1. Основы теории длинных линий 1054
11.4.2. Передача логических сигналов по длинным линиям 1057
11.4.3. Согласованные нагрузки на концах линий передачи логических сигналов 1061
Обзор литературы 1063
Алфавитный указатель 1065