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Mdulo 5: TARJETA PRINCIPAL 5.1 Definicin. Muchas veces llamada tarjeta de electrnica o tarjeta principal del sistema.

Tpicamente contiene el procesador, la BIOS (Basic input / output system), la memoria RAM, las interfaces de almacenamiento, los puertos seriales y paralelos, las ranuras de expansin, y todos los controladores requeridos para comunicarse con los dems dispositivos, muchas veces como el monitor, el mouse, el teclado y las unidades de disco. Muchos de los chips que se encuentran instalados en la tarjeta del sistema son llamados Chip sets. Su misin es controlar el sistema y sus capacidades, todos los componentes se comunican con el procesador a travs del Chip set, es decir, es el concentrador de todas las transferencias de datos. El Chip set usa un controlador DMA (Direct Access Memory) que es el que organiza el flujo de datos entre el procesador y los dems dispositivos. El Chip set son una serie de circuitos integrados directamente soldados en la tarjeta electrnica del sistema y que usualmente son los segundos en tamao despus del procesador.

Tarjeta electrnica principal o Mainboard de una computadora

5.2 Ranura de expansin. Este tipo de puertos fue diseado para contener tarjetas de expansin y conectarlas al bus del sistema. La mayora de los equipos informticos personales posee generalmente 1 ranura tipo ISA, 4 ranuras tipo PCI, 1 ranura AGP y 1 ranura tipo AMR. Los zcalos ofrecen un medio para aadir caractersticas nuevas o mejoradas al sistema, as como tambin memoria. 5.2.1 Ranura PCI: Es una palabra inglesa que significa Peripheral Component Interconnect o Modulo de perifricos interconectados, una especificacin creada por Intel Corporation para la conexin de perifricos a computadoras personales. Permite la conexin de hasta 10 perifricos por medio de tarjetas de expansin conectadas a un bus local. La especificacin PCI puede intercambiar informacin con la CPU a 32 o 64 bits dependiendo del tipo de implementacin. El bus est multiplexado y puede utilizar una tcnica denominada bus mastering, que permite altas velocidades de transferencia.

Las velocidades en la trasferencia de datos varia desde los 132 MBps ( 32 bits y Reloj 33 MHz ) hasta los 264 MBps ( 64 bits y Reloj 33 MHz ). Las ranuras PCI se emplean para dispositivos que requieren de una gran cantidad de transferencia de datos ( Tarjeta de video, Tarjeta de Sonido, Tarjeta de Red). 5.2.2 Ranura ISA: Es una palabra inglesa que significa Industry Standard Architecture o Arquitectura industrial estndar. Apareci para el diseo de bus del equipo PC/XT de IBM, que permite aadir varios adaptadores adicionales en forma de tarjetas que se conectan en zcalos de expansin. Presentado en un principio con un canal de datos de 8 bits, el ISA fue ampliado a un canal de 16 bits en 1984, cuando IBM lanz al mercado el PC/AT. En realidad, un zcalo de 16 bits est formado por dos zcalos de expansin separados y montados el uno a continuacin del otro, de forma que una sola tarjeta de 16 bits se conecta a ambos. Una tarjeta de expansin de 8 bits se puede insertar y utilizar en un zcalo de 16 bits (ocupando slo uno de los dos zcalos), pero una tarjeta de expansin de 16 bits no se puede utilizar en un zcalo de 8 bits. Las velocidades en la trasferencia de datos varia desde los 4.77 MBps ( 8 bits y Reloj 4.77 MHz ) hasta los 16.6 MBps ( 16 bits y Reloj 8.3 MHz ). Las ranuras ISA se emplean para dispositivos que no requieren de una gran cantidad de transferencia de datos ( MODEM).

5.2.3 Ranura AGP: Es una palabra inglesa que significa Graphics Accelerator Port o puerto acelerador de grficos. Es una ranura, incluida en las tarjetas del sistema mas modernas, que se cre para mejorar el desempeo grfico. Usa un Bus independiente y enlaza la tarjeta grfica directamente con la memoria RAM. Las velocidades en la trasferencia de datos varia desde los 266 MBps ( 32 bits y Reloj 66.5 MHz ) hasta los 532 MBps en el modo 2X ( 64 bits y Reloj 66.5 MHz ). 5.2.4 Ranura AMR: Es una palabra inglesa que significa Audio MODEM Riser o conector vertical para tarjetas de expansion de audio y modems, Esta es una de las ranuras de expansin mas recientes lanzadas al mercado de las computadora, principalmente dirigida a dispositivos como Modems y tarjetas de sonido que manejan cierta prioridad o privilegio en las interrupciones de hardware.

5.3 Tarjeta electrnica de Expansin. Es una placa de circuitos integrados conectable al bus del sistema de una computadora a travs de los zcalos de expansin, que se caracteriza por ser de menor tamao con referencia a la tarjeta principal. Las tarjetas de expansin se pueden encontrar de diferentes variedades como las siguientes : tarjeta de video, tarjeta de sonido, tarjeta de red, tarjeta de puertos USB, tarjeta de fax MODEM, Tarjeta controladoras de discos, tarjeta de puertos serie o paralelo entre otros.

Tarjeta electrnica en la ranura PCI.

Conexin de una tarjeta de expansin en una ranura PCI

Grafico de una tarjeta de expansin tipo PCI

Tarjeta electrnica en la ranura ISA

Tarjeta electrnica en la ranura AMR

5.4 Puertos de Entrada / Salida. Puerto USB: Universal Serial Bus o bus serial universal. Es un bus externo estndar que soporta una velocidad en la transferencia de datos de 12 Mbps. Un solo puerto USB puede soportar 127 perifricos, como cmaras de video o escaners. Introducido en 1996, el USB tiende a desplazar los viejos puertos seriales y paralelos. Puerto Serie: La transferencia de datos en serie consiste en el envo de informacin de bit en bit a travs de un nico cable que generalmente contiene 3 alambres para la transmisin y la recepcin con un alambre comn. Puerto Paralelo: se refiere al proceso o transferencia de datos de forma simultnea, en oposicin al proceso o transferencia en serie. En la transferencia de datos en paralelo, la informacin se enva simultneamente en grupos. Por ejemplo, los ocho bits de un byte de datos se transmiten a la vez, a travs de ocho hilos independientes de un cable. En el proceso en paralelo y en otras operaciones similares se realiza ms de un proceso a la vez.

Vista frontal de los puertos de entrada / salida. 1. Puerto serial PS/2, para el mouse y el teclado 2. Puerto para conexin a la red LAN, RJ - 45 3. Puerto USB X 2

4. Puerto paralelo, DB - 25 5. Puerto serial COM1,DB - 9 6. Puerto de grficos VGA, DB - 15 7. Puerto de sonido de salida, Jack 7b. Puerto de sonido de entrada, Jack 7c. Puerto de entrada de micrfono 8. Puerto para instrumentos MIDI / juegos

5.5 Conexin de la fuente de poder a la tarjeta principal del sistema.

Configuracin de pines del sistema elctrico para chasis ATX

Configuracin de pines del sistema elctrico para chasis AT

5.6 Programacin de chip BIOS. La BIOS Setup es un mini programa de configuracin del sistema computacional, que almacena toda la informacin concerniente al tipo de hardware o dispositivos que se tienen instalados. Si la informacin en el mini programa es incorrecta, puede causar que el sistema de la computadora no funcione correctamente. Para el ingreso a este mini programa se debe de reiniciar la computadora y seguidamente se presiona en el teclado la tecla DEL o Suprimir , estando all se puede configurar manualmente la mayora de opciones o submenus que proporciona el programa.

Pagina principal del mini programa BIOS Setup.

Como se puede observar en la figura de Bios Setup, el programa posee una serie de submenus los cuales contienen una serie de opciones bsicamente en el idioma ingles. Para evitar o minimizar esta dificultad idiomtica y facilitar el estudio se puede buscar en el siguiente listado de opciones para una mejor comprensin de este programa.

OPCIONES BIOS SETUP


16 Bit I/O Recovery Time Ver ms abajo 8/16 Bit I/O Recovery Time. En equipos que tiene una velocidad mayor que la de sus dispositivos de entrada y salida (I/O). Si no se indica al sistema un tiempo de espera, para que cada dispositivo tenga oportunidad de responder, creer que el dispositivo en cuestin ha fallado y no funciona, as que desconectar su peticin de entrada / salida. Si todos los dispositivos son modernos y rpidos (que es lo normal en PCs nuevos), hay que fijar el valor en 'Disabled', para aumentar la velocidad de transferencia. Si hay dispositivos antiguos, desconectndolo se perderan datos Al acceder a la memoria por el bus ISA, el sistema debe frenarse por culpa del bus, que es ms lento que el bus de memoria. Este valor permite adecuar la velocidad de la memoria de dispositivos del bus ISA con la capacidad de lectura y escritura del sistema a esa memoria. Permite seleccionar hasta dos canales DMA (acceso directo a memoria) para el tipo F, si es soportado por el dispositivo de entrada / salida de datos que utiliza el canal DMA. Si un dispositivo PCI requiere un servicio de interrupcin (IRQ), permite seleccionar manualmente una interrupcin sin utilizar para las IRQ de los PCI. 'NA' (No Aplicable) indica que la IRQ se asigna a un dispositivo de bus ISA y no est disponible para ningn slot (ranura) PCI. Si se instala una tarjeta IDE (ISA o PCI) controladora de discos duros para el canal secundario, selecciona 'DISABLED' para evitar conflictos con el canal secundario del CHIPSET de la placa base. El mecanismo de recuperacin de las rdenes de entrada y salida de datos aade ciclos de reloj de bus entre las rdenes de los dispositivos PCI con respecto a las rdenes de los dispositivos ISA, que no llevan ciclos de espera. Esto ocurre porque el bus PCI es mucho ms rpido que el bus ISA. 8/16 Bit I/O Recovery Time Estos dos campos te permiten aadir tiempo de recuperacin (en ciclos de reloj del bus) para las rdenes de entrada y salida de los dispositivos ISA de 8 y 16 bits. En general, cuanto menor es el nmero mejores son las prestaciones, aunque deben hacerse pruebas con los valores seleccionados.

16 Bit ISA I/O Command WS

16 Bit ISA Mem Command WS

1st/2nd Fast DMA Channel

1st/2nd/3rd/4th Available IRQ * 2nd Channel IDE * IDE Second Channel Control * PCI IDE 2nd Channel * PCI Slot IDE 2nd Channel

A
ACPI I/O Device Node ENABLED permite que un dispositivo compatible con la configuracin avanzada de ahorro de energa se comunica a travs de la BIOS con el sistema operativo.

Selecciona el tamao de apertura del Puerto de Grficos Acelerados (AGP). La apertura es una parte del rango de la direccin de memoria PCI dedicada para el espacio de direccin de la memoria grfica. Parece ser que el valor ms habitual es 64MB, pero si especificamos una cantidad mayor que la memoria RAM instalada pueden empeorar las prestaciones debido al excesivo uso de la memoria. Probar con cantidades entre el 50% y el 100% de la cantidad de memoria RAM instalada en el equipo. Dependiendo de la velocidad del equipo, se puede seleccionar una seal SINGLE (una sola) o MULTIPLE (varias) en cada ciclo del bus. Los TAG BITS se usan para determinar el estado de los datos en la memoria cach externa de segundo nivel (L2). Si se sa el mtodo de cach WRITE-BACK se debe seleccionar 7+1, si no 8+0. Seleccionar ENABLED para habilitar las configuraciones de ahorro de energa de la BIOS. Si este apartado est DISABLED, la BIOS del equipo no asigna una interrupcin (IRQ) a la tarjeta grfica, ahorrando as una IRQ. Si est ENABLED, la BIOS asigna una IRQ a la tarjeta grfica, acelerando as la transferencia de datos entre el procesador y la tarjeta grfica. Sin embargo, algunas tarjetas grficas, especialmente si necesitan BUSMASTERING (como la Matrox Mystique) necesitan que est ENABLED para las caractersticas 3D. Selecciona la combinacin correcta de ciclos de refresco de lectura de la memoria cach segn el diseo de la placa base y las especificaciones de la memoria cach Selecciona la combinacin correcta de ciclos de refresco de escritura en la memoria cach segn el diseo de la placa base y las especificaciones de la memoria cach. El diseador de la placa base decide si el reloj del bus AT est sincronizado con el reloj del procesador o si funciona en modo asncrono. Puedes escoger la velocidad del bus AT en fracciones de la velocidad de reloj del procesador, o a la velocidad fija de 7.16 Mhz. Selecciona un canal de acceso directo a memoria (DMA) para el puerto de audio, cuando la placa base integra la tarjeta de sonido. Selecciona la direccin de entrada / salida de datos para el puerto de audio, cuando la placa base integra la tarjeta de sonido. Selecciona una IRQ para el puerto de audio, cuando la placa base integra la tarjeta de sonido. Si no se habilita el sistema avanzado de ahorro de energa (APM), en caso de escoger ENABLED la BIOS maneja el reloj del procesador de igual modo a como lo hara el sistema avanzado de ahorro de energa.

AGP Aperture Size (MB)

ALE During Bus Conversion Alt Bit in Tag RAM APM BIOS

Assign IRQ for VGA

Asysc. SRAM Read WS Asysc. SRAM Write WS AT Clock Option AT-BUS Clock Audio DMA Select Audio I/O Base Address Audio IRQ Select Auto Clock Control

Auto Configuration

Auto Detect DIMM/PCI Clock Auto Suspend Timeout

Selecciona los valores ptimos predeterminados de velocidad de memoria RAM para los parmetros del Chipset (FX, HX, VX, TX) de la placa base. En caso de estar DISABLED, se vuelve a los valores almacenados cuando se instal la placa base. Si se escoge ENABLED, ciertos valores de la seccin no pueden modificarse. Para modificar estos valores y as obtener el mximo de prestaciones del equipo, se debe deshabilitar (DISABLED) la auto-configuracin. En algunos equipos no se puede deshabilitar. La BIOS detecta el tipo de mdulos DIMM y el tipo de dispositivos PCI y ajusta el bus a la frecuencia mxima permitida por estos. DISABLED para los amantes del Overclocking. Despus del periodo de tiempo seleccionado sin actividad, ewl equipo entra automticamente en modo SUSPEND.

B
Back to Back I/O Delay Bank 0/1 DRAM Type BIOS PM on AC BIOS PM Timers Seleccionar ENABLED para insertar tres seales de reloj del bus AT en los ciclos de entrada salida del bus AT en modo BACK-TO-BACK. El valor de este campo viene determinado por el fabricante de la placa base, dependiendo de si la placa tiene RAM del tipo FASTPAGE o del tipo EDO. Poner en ON si se desea que las caractersticas de ahorro de energa de la BIOS permanezcan activas cuando el sistema se conecta a una fuente de alimentacin externa. Despus del periodo de inactividad seleccionado para cada subsistema (video, disco duro, perifricos), el susb - sistema entra en modo STANDBY. Los PCs originales de IBM cargaban el sistema operativo DOS desde la unidad A (diskette), por eso los sistemas compatibles estn diseados para buscar un sistema operativo primero en la unidad A, y luego en la unidad C (disco duro). Sin embargo, los ordenadores modernos cargan el sistema operativo desde el disco duro, e incluso de una unidad de CD-Rom, desde una unidad ZIP, una unidad LS120 o un disco SCSI. Cuando est ENABLED, la BIOS busca o comprueba a la unidad de diskettes para determinar si tienen 40 o 80 pistas. Solo los discos de 360Kb tienen 40 pistas. Se recomienda establecer este campo en DISABLED. Cambiar entre ON y OFF para controlar el estado de la tecla NUMLOCK (Bloq Num) cuando arranca el ordenador. Cuando est ON el teclado numrico genera nmeros en vez de controlar el movimiento del cursor. Seleccionar HIGH para arrancar el sistema a la velocidad por defecto del procesador; seleccionar LOW para arrancar a la velocidad del bus AT. Algunos perifricos o viejos juegos pueden requerir una velocidad baja del procesador. Por defecto debe ser HIGH. Cuando est ENABLED, si una lectura de memoria por parte del procesador da un error de cache, el Chipset intentar una segunda lectura. Cuando est ENABLED, el Chipset manda largas rfagas de datos desde los buffers.

Boot Sequence

Boot Up Floppy Seek

Boot Up NumLock Status

Boot Up System Speed

Burst Copy-Back Option Burst Write Combining

Byte Merge Este apartado controla la caracterstica de fusin de datos para los ciclos del buffer. Cuando est ENABLED, la controladora comprueba

Byte Merge Support

las ocho seales de habilitacin del procesador para determinar si los datos ledos por el procesador del bus PCI pueden ser fusionados. BYTE MERGING retiene los datos de 8 y 16 bits enviados por el procesador al bus PCI en un buffer donde se acumula en datos de 32 bits para una transferencia ms rpida. Luego el Chipset escribe los datos del buffer al bus PCI cuando lo considera apropiado. PCI PIPELINE y PIPELINING combinan el PIPELINING del procesador o del bus PCI con BYTE MERGING. BYTE MERGING se usa para acelerar los procesos de video.

C
Cache Burst Read Cache Burst Read Cycle Cache Early Rising Cache Read Burst Establece el tiempo necesario (1T, 2T) para que el procesador realice una lectura de la cach en modo rfaga. Establece el tiempo necesario (1CCLK, 2CCLK) para que el procesador realice una lectura de la cach en modo rfaga ENABLED aumenta las prestaciones de lectura de la cach Estos nmeros son los ciclos que usa el procesador para leer datos de la cach. El fabricante de la placa suele establecer los valores dependiendo del tamao, el tipo y la velocidad de acceso de la cach. Escoger el valor menor y cambiarlo si se producen problemas. Selecciona el numero de estados de espera para las seales de salida de datos de la cache. Cuando el valor es 0 WS, CROEA# y CROEB# estn activos durante dos ciclos de reloj del procesador; cuando es 1 WS, CROEA# y CROEB# estn activos durante tres ciclos de reloj. El nmero de ciclos de reloj que CROE# permanece activo puede ser mayor. El nmero se ajusta automticamente durante los ciclos de escritura de la cach de segundo nivel a la memoria para sincronizarse con la controladora de memoria RAM. Establece el tiempo en estados de espera (0WS, 1WS) para comprobar un acierto de CACHE TAG. Si la cach de nivel 2 es de un solo banco escoger FASTER, si es de dos bancos FASTEST. Si no se sabe, probar primero con FASTEST y ver si da errores. Establece la velocidad para la lectura y la escritura en la cach (de menos a ms velocidad: NORMAL, MEDIUM, FAST, TURBO). Establece el modo de operacin de la cach externa o de segundo nivel(WRITE-BACK, WRITE-THROUGH). WRITE-THROUGH quiere decir que la memoria se actualiza con datos de la cach cada vez que el procesador enva un ciclo de escritura. WRITE-BACK hace que la memoria se actualice slo en ciertos casos, como pedidos de lectura a la memoria cuyos contenidos estn en la cach. WRITEBACK permite al procesador operar con menos interrupciones, aumentando su eficacia. Establece los ciclos de reloj exactos utilizados durante la escritura en bloques a la cache. Escoger el valor menor y cambiarlo si se producen problemas. Establece el tiempo en ciclos de reloj del procesador (2T, 3T) para la escritura a la cach externa. Establece el modo de operacin de la cach externa o de segundo nivel (WRITE-BACK, WRITE-THROUGH). Establece el tiempo en estados de espera (0WS, 1WS) para la escritura a la cach externa El fabricante de la placa base puede decidir insertar o no un ciclo de espera entre los ciclos de escritura de la cach si lo cree necesario.

Cache Read Wait States

Cache Tag Hit Wait States Cache Timing Cache Timing Control

* Cache Update Policy * L1 Cache Policy

Cache Write Burst Cache Write Cycle

Cache Write Policy Cache Write Timing

Cache Write Wait States Cacheable Range CAS Address Hold Time CAS Low Time for Write/Read Especifica el rea de memoria cach usada para copiar la BIOS del sistema o la BIOS de un adaptador (e.g. SCSI BIOS), variando de 08M a 0-128M. Selecciona el nmero de ciclos que son necesarios para cambiar la direccin CAS despus de iniciar CAS dirigido a una direccin de memoria RAM El nmero de ciclos de reloj en que se detiene la seal CAS para las lecturas y escrituras de RAM depende de la velocidad de la memoria RAM. No cambiar el valor por defecto especificado por el fabricante. Selecciona el nmero de ciclos de reloj del procesador asignados para que la seal CAS acumule su carga antes de refrescar la RAM. Si se asigna un tiempo insuficiente, el refresco puede ser incompleto y pueden perderse datos. El diseador del equipo escoge la duracin de una seal CAS ENABLED permite PIPELINING. De este modo el Chipset enva una seal al procesador para una nueva direccin de memoria antes de que se completen las transferencias de datos del ciclo actual. De este modo se mejoran las prestaciones. Cuando est DISABLED el Chipset se comporta como la versin primera del chipset TRITON (430FX), desaprovechando las nuevas funciones PIPELINING permite a la controladora del sistema hacer una seal al procesador para una nueva direccin de memoria antes de que todas las transferencias de datos del ciclo actual estn terminadas, dando lugar a una mayor transferencia de datos El Chipset mantiene cuatro buffers de escritura. Cuando esta opcin est ENABLED, el Chipset puede mandar largas series de datos desde estos buffers El voltaje debe coincidir con las especificaciones del procesador, o poner el valor en AUTO para que la placa base lo detecte automticamente. Solo los locos del OVERCLOCKING se atreven a cambiar este valor para conseguir un funcionamiento estable cuando el procesador est funcionando por encima de la velocidad de reloj o de bus recomendada: OJO!! Podemos "frer" el procesador. Cuando el procesador alcanza la temperatura escogida el ventilador del disipador se pone en funcionamiento. Lo normal es que est en DEFAULT, pero se puede escoger una combinacin entre el bus del procesador y el bus PCI, teniendo en cuenta que el bus PCI debe ser 33MHz aproximadamente. Es decir 1/2 para 60-75MHz y 1/3 para 95-112MHz. Para forzar a 124, 133, 140 o 150MHz debemos optar por 1/4, si la placa base lo permite. Si un perifrico PCI funciona demasiado por encima de los 33MHz, es posible que se produzcan errores, pudiendo llegar a daar el perifrico. Este parmetro tiene gran valor para los amantes del OVERCLOCKING. La memoria cach es un tipo de memoria adicional mucho ms rpido que la memoria RAM. Los procesadores 486 y superiores contienen memoria cach interna, y los ordenadores modernos poseen memoria cach externa. Los datos almacenados en la memoria cach se transfieren mucho ms rpido y por ello ambas opciones deben estar ENABLED Igual que el parmetro anterior. L1= internal; L2=external. Los procesadores Pentium II a partir de 300MHz y algunas unidades

CAS# Precharge Time CAS# Pulse Width Chipset NA# Asserted

Chipset Special Features

CPU Addr. Pipelining

CPU Burst Write Assembly

CPU Core Voltaje

CPU Fan on Temp High

CPU Host/PCI Clock

CPU Internal Cache /External Cache CPU L1 Cache /L2 Cache CPU L2 Cach ECC Checking

CPU Line Read

CPU Line Read Multiple

CPU Line Read Prefetch

CPU Read Multiple Prefetch

CPU to DRAM Page Mode

CPU to PCI Buffer

CPU-to-PCI Burst Mem. WR

CPU to PCI Byte Merge

CPU-to-PCI IDE Posting CPU to PCI POST/BURST

a 266MHz llevan una cach con Cdigo de Correccin de Errores. Si este parmetro est ENABLED, el procesador comprueba con regularidad la integridad de los datos almacenados en la cach de nivel 2. Esto supone un nivel extra de seguridad en los datos (al igual que instalar memoria RAM ECC - tpica en ordenadores que vana funcionar como servidores de aplicaciones) pero ralentiza ligeramente el equipo Este campo permite habilitar (ENABLED) o desabilitar (DISABLED) las lecturas de lnea completa del procesador LINE READ quiere decir que el procesador lee una lnea completa de la cach. Cuando una lnea de la cache esta llena contiene 32 bits de datos. Si la lnea est llena, el sistema sabe cuntos datos leer y no necesita esperar a la seal de fin de datos, y por ello est libre para hacer otras cosas. Cuando este apartado est ENABLED el sistema puede leer ms de una lnea completa de cach de cada vez. Ver el campo siguiente. Cuando este apartado est ENABLED, el sistema puede adelantar la lectura de la siguiente instruccin e iniciar el siguiente proceso. ENABLED mejora las prestaciones del equipo. El PREFETCH ocurre cuando durante un proceso (leyendo del bus PCI o de la memoria) el Chipset empieza a leer la siguiente instruccin. El Chipset tiene cuatro lneas de lectura. Un prefetch mltiple quiere decir que el Chipset puede iniciar la lectura de ms de una instruccin durante un proceso. ENABLED mejora las prestaciones del equipo Cuando est DISABLED la controladora de memoria cierra la pgina de memoria despus de cada acceso. Cuando est ENABLED, la pgina de memoria permanece abierta hasta el siguiente acceso a memoria Cuando est ENABLED, las escrituras del procesador al bus PCI pasan por los buffer, para compensar as la diferencia de velocidad entre el procesador y el bus PCI. Cuando est DISABLED el procesador debe esperar a que se acabe una escritura antes de comenzar otra. Este parmetro se encuentra en las placas base con el chipset SIS5597, y cuando est ENABLED el Chipset puede enviar rfagas de datos desde sus buffers a los dispositivos PCI BYTE MERGING permite la fusin de datos en escrituras consecutivas del procesador al bus PCI con la misma direccin de memoria, dentro de la misma localizacin del buffer de escritura. La coleccin fusionada de datos es enviada por el bus PCI como un dato simple. Este proceso slo tiene lugar en el rango compatible VGA(0A0000-0BFFFF). Seleccionando ENABLED se optimizan las transferencias del procesador al bus PCI. Los datos del procesador al bus PCI pueden pasar por el buffer o pueden ser enviados a rfagas. Ambos rasgos (POSTING y BURSTING) mejoran las prestaciones del equipo. Estos son los mtodos: POST/CON.BURST Posting and conservative bursting POST/Agg.BURST Posting and aggressive bursting NONE/NONE Neither posting nor bursting

CPU-to-PCI Write Buffer

CPU-to-PCI Write Post

CPU Warning Temperature CPU Write Back Cache CPU/PCI Write Phase CPUFAN Off in Suspend CPU-To-PCI IDE Posting

CPU-To-PCI Write Buffer

CPU-To-PCI Write Post CRT Power Down Current CPU Temperature Current CPUFAN 1/2/3 Speed Current System Temperature

POST/NONE Posting but not bursting Cuando est ENABLED el procesador puede escribir cuatro bloques de datos en el bus PCI sin esperar a que concluya el ciclo PCI. Si est DISABLED, el procesador debe esperar despus de cada bloque de datos enviado a que el bus PCI le indique que est listo para recibir ms datos. ENABLED acelera los procesos Cuando est ENABLED las escrituras del procesador al bus PCI pasan por el buffer para compensar la menor velocidad del bus PCI frente al procesador. Si est DISABLED, el procesador debe esperar hasta que la escritura de datos se ha completado antes de enviar ms datos. ENABLED acelera los procesos Selecciona los lmites inferiores y superiores para la temperatura del procesador. Si se sobrepasa uno de los lmites, se activar un sistema de aviso. Determina si la cach interna del procesador es de tipo WRITEBACK (ENABLED) o de tipo WRITE-THROUGH (DISABLED). Determina el nmero de seales del reloj entre las fases de direccionado y escritura de datos entre el procesador y el bus PCI. Cuando est ENABLED el ventilador del procesador se apaga en modo SUSPEND de ahorro de energa Seleccionar ENABLED para enviar ciclos de escritura del procesador al bus PCI. Los accesos a los dispositivos IDE son enviados por el procesador a los buffers del bus PCI y as se optimizan los ciclos. ENABLED mejora las prestaciones del equipo Cuando est ENABLED el procesador puede escribir hasta cuatro bloques de datos al buffer PCI y no esperar a que acabe cada ciclo PCI. Cuando est DISABLED el procesador debe esperar a que se el bus PCI le indique el final del ciclo de escritura antes de enviar ms datos. Cuando est ENABLED las escrituras del procesador al bus PCI pasan por un buffer, para compensar la diferencia de velocidad entre el procesador y el bus PCI. Cuando est DISABLED el procesador debe esperar a que finalice un ciclo de escritura antes de enviar nuevos datos al bus PCI. Cuando est ENABLED la seal del monitor se apaga cuando el sistema entra en modo de ahorro de energa. Si su ordenador tiene un sistema de control de temperatura, presenta la temperatura actual del procesador Si su ordenador tiene un sistema de control, estos campos presentan la velocidad de hasta tres ventiladores del procesador. Si su ordenador tiene un sistema de control de temperatura, presenta la temperatura actual del sistema

D
La BIOS determina el da de la semana a partir de la informacin de la fecha (slo para informacin). Date Mover el cursor hacia la izquierda o la derecha hasta el campo deseado (date, month, year). Pulsar PgUp (RePag) o PgDn (AvPag)para aumentar o disminuir el valor, o escribir el valor deseado. Con el Chipset SIS5597 escoge una fecha del mes. Si se pone 0, se puede escoger una alarma semanal.

Day of Month Alarm

Daylight Saving Delay for HDD

Delayed Transaction

Dirty pin selection

DMA Clock

Cuando est ENABLED este parmetro aade una hora cuando comienza el tiempo de ahorro. Tambin resta una hora cuando vuelve el tiempo estndar. Algunos discos duros requieren algn tiempo funcionando para ser identificados correctamente. Este apartado especifica el tiempo que debe esperar la BIOS para intentar identificarlo. Cuando menor es el tiempo ms rpido arranca el sistema El Chipset tiene un buffer de escritura de 32 bits para soportar ciclos retardados de transacciones. Seleccionar ENABLED para que est de acuerdo con la versin 2.1 del bus PCI. ENABLED mejora las prestaciones del equipo Cuando se selecciona COMBINE en el campo Tag / Dirty Implement, se puede escoger si el pin DIRTY de datos es para entrada y salida, bidireccional, o solo para entrada de datos. Este apartado permite establecer la velocidad del DMA (acceso directo a memoria) a una velocidad igual o mitad de la velocidad de la seal del reloj de sistema (SYSCLK). Establecer una velocidad muy alta puede ser demasiado rpido para algunos componentes. Cuando los recursos se controlan manualmente, asignar a cada uno de los canales DMA del sistema uno de los siguientes tipos

DMA n Assigned to

Legacy ISA: PCI/ISA PnP:

Dispositivos que cumplen la especificacin original de bus AT, que requieren un canal DMA especfico.

Doze Mode Doze Speed (div by) Doze Timer Doze Timer Select DRAM Auto Configuration DRAM Data Integrity Mode

Dispositivos que cumplen el estndar PLUG AND PLAY, tanto diseados para la arquitectura de bus ISA como para el bus PCI. Despus del tiempo de inactividad seleccionado, el reloj del procesador va ms lento aunque el resto de los componentes todava operan a toda velocidad. Escoge un divisor para reducir la velocidad del procesador a una fraccin de su velocidad normal durante el modo DOZE. Selecciona el periodo de tiempo para que el reloj del procesador vaya ms lento aunque el resto de los componentes todava operen a toda velocidad Selecciona el periodo de inactividad del sistema tras el cual el sistema entra en modo DOZE. Cuando est ENABLED, los valores de velocidad (timings) de memoria se escogen de acuerdo con los valores preestablecidos por el fabricante segn el tipo de memoria. Cuando est DISABLED, podemos establecer los valores manualmente en los campos que aparecen debajo. Selecciona el modo de correcin (paridad- PARITY, o cdigo de correccin de errores - ECC) de acuerdo con el tipo de memoria RAM instalada.

* DRAM ECC/PARITY Establecer esta opcin de acuerdo con el tipo de memoria RAM instalada en Select el equipo: PARIDAD o ECC. En modo AUTO la BIOS habilita el chequeo automtico si existe memoria con paridad o de tipo ECC (error correcting * Memory Parity/ECC code). Check DRAM Enhanced Paging DRAM Fast Leadoff Cuando est ENABLED, una pgina de memoria RAM permanece abierta hasta que se produce un fallo de pgina o de fila. Cuando est DISABLED, el Chipset usa informacin adicional para mantener la pgina abierta. Seleccionar ENABLED para acortar los ciclos de salida de datos y optimizar las prestaciones.

Seleccionar el nmero de ciclos transcurridos entre la ltima seal de datos y la asignacin de CAS#. Este periodo es el tiempo establecido para la seal CAS. Seleccionar la combinacin de ciclos del procesador que requiere el tipo de memoria instalada en el ordenador antes de cada lectura o escritura en DRAM Leadoff Timing memoria. A menor nmero mayor velocidad, pero aumentar el valor si se producen frecuentes errores de memoria. Selecciona la cantidad de tiempo en ciclos de reloj que la controladora de DRAM Page Idle Timer memoria espera para cerrar una pgina de memoria despus de que el procesador est inactivo. Cuando est DISABLED, el registro de pgina abierta se limpia y se cierra la DRAM Page Open pgina correspondiente de memoria. Cuando est ENABLED, la pgina Policy permanece abierta, incluso cuando no hay peticiones. DRAM Posted Write Ver a continuacin DRAM Posted Write Buffer. El Chipset mantiene su propio buffer interno para las escrituras de memoria. DRAM Posted Write Cuando el buffer est ENABLED, los ciclos de escritura del procesador a Buffer memoria RAM se envan al buffer, de modo que el procesador puede empezar un nuevo ciclo antes de que la memoria finalice el ciclo anterior. Selecciona la combinacin de ciclos de reloj que requiere la memoria RAM DRAM R/W Leadoff instalada en el sistema antes de cada lectura o escritura en memoria. Timing Cambiar el valor determinado por el fabricante para la memoria RAM instalada puede causar errores de memoria. En refresco alternativo a CAS-BEFORE-RAS. Debe estar DISABLED a DRAM RAS Only menos que la memoria RAM del sistema requiera este mtodo ms antiguo Refresh de refresco de memoria. Seleccionar el nmero de ciclos de reloj asignados a la seal RAS# (ROW DRAM RAS# Precharge ADDRESS STROBE)para acumular su carga antes de que se refresque la Time memoria. Si se establece poco tiempo, el refresco puede ser incompleto y se pueden perder datos. El fabricante del equipo debe seleccionar el nmero de ciclos de reloj DRAM RAS# Pulse permitido para el refresco de RAS, de acuerdo con las especificaciones de la Width memoria RAM. Selecciona los tiempos para las lecturas a rfagas de la memoria RAM. DRAM Read Burst Cuanto menores son los nmeros, ms rpido se comunica el sistema con la (B/E/F) memoria. Establece los tiempos para lecturas desde memoria EDO (EXTENDED DATA OUTPUT) o memoria FPM (FAST PAGE MODE). Cuanto menores son los nmeros, ms rpido se comunica el sistema con la memoria. Si se DRAM Read Burst seleccionan unos nmeros menores de los que soporta la memoria RAM (EDO/FPM) instalada, pueden producirse errores de memoria. Cuando los valores son dobles, e.g. x222/x333, el primer valor corresponde a la memoria de tipo EDO y el segundo a la memoria de tipo FPM. DRAM Last Write to CAS# Cada vez que se hace una peticin de acceso a memoria, se realiza la cuenta atrs de un nmero de ciclos de reloj preprogramados. Cuando la cuenta llega a cero, si el nmero de buffers llenados es igual o superior que un valor de umbral determinado, la peticin de acceso a memoria se convierte en prioritaria. Este mecanismo se usa para controlar la latencia del acceso a memoria. ENABLED mejora las prestaciones del equipo.

DRAM Read Prefetch Buffer

Estos nmeros son el esquema de ciclos de reloj que usa el procesador para leer datos de la memoria principal. El fabricante de la placa base debe DRAM Read Wait State escoger la combinacin adecuada, dependiendo del tamao y la velocidad de la memoria RAM. Escoger el valor ms bajo posible, pero si se producen errores frecuentes, ir aumentando el valor poco a poco. El diseador de tus sistema debera seleccionar los tiempos que usa el DRAM Read/Write sistema al leer o escribir en la memoria RAM. Escoger el valor ms bajo Timing posible, pero si se producen errores frecuentes, ir aumentando el valor poco a poco. Es un valor de optimizacin de la memoria RAM: si una lectura de memoria DRAM Read-Around- es dirigida a una posicin cuya ultima escritura est en un buffer antes de ser Write escrita a memoria, la lectura se hace con el contenido del buffer, y la lectura no es enviada a memoria. Seleccionar el periodo necesario para refrescar la RAM de acuerdo con las DRAM Refresh Period especificaciones del tipo, marca y modelo de memoria. En general, a mayor tiempo mejores prestaciones. ENABLED permite situar uno tras otro hasta cuatro peticiones de refresco de memoria, de modo que la RAM se refresque a intervalos ptimos. DISABLED DRAM Refresh Queue hace todas las peticiones de refresco prioritarias. De todos modos, esto depende de si la RAM instalada soporta esta caracterstica; la mayora lo hacen. Selecciona el periodo necesario para refrescar la RAM de acuerdo con las DRAM Refresh Rate especificaciones del tipo, marca y modelo de memoria. En general, a mayor tiempo mejores prestaciones Seleccionar el nmero de ciclos de reloj (0-7) entre los refrescos de filas de DRAM Refresh Stagger memoria, segn la distribucin de memoria. Escogiendo 0, se refrescan todas By las filas a la vez. El refresco de memoria RAM por defecto ocurre cada 15 s. Una tarjeta de 16 bit con capacidad bus master puede activar el refresco. Seleccionando un DRAM Slow Refresh periodo lento de refresco en este apartado especifica la frecuencia de la peticin de refresco de una tarjeta ISA. Una peticin de lectura del procesador a la controladora de memoria RAM incluye la direccin de memoria de los datos deseados. Cuando est DRAM Speculative ENABLED, este parmetro permite a la controladora de memoria pasar a Leadoff memoria el comando de lectura antes de haber descodificado totalmente la direccin de memoria, acelerando as el proceso de lectura. El valor de este campo debe corresponder a la velocidad de la memoria RAM instalada en el equipo. NO cambiar los valores por defecto de este campo DRAM Speed Selection que han sido determinados por el fabricante de la placa para la RAM instalada. Este valor es la velocidad de acceso, por tanto un valor menor implica un equipo ms rpido. El valor de este parmetro depende de la velocidad de los chips de memoria RAM instalada. Para aumentar las prestaciones del sistema, se puede escoger 60ns (nanosegundos) en caso de tener instalada en el sistema DRAM Timing memoria RAM de tipo EDO o memoria de tipo FPM (Fast Page Mode) de 60ns. Si se producen errores de memoria o el sistema se cuelga con cierta frecuencia, se debe escoger 70ns. Esto permite al usuario establecer los ciclos de reloj del sistema al leer o DRAM Timing Control escribir a memoria. Cuando est ENABLED, el Chipset permite el adelanto de dos lneas de DRAM to PCI RSLP datos de la memoria del sistema al bus PCI

DRAM Write Burst (B/E/F) DRAM Write Burst Timing

Establece los ciclos de reloj para las escrituras a memoria RAM en modo rfaga. A menor nmero, ms rpido se comunica el sistema con la memoria. Seleccionar ciclos de reloj menores que los que soporta la memoria RAM instalada da lugar a errores de memoria. El diseador de la placa base puede decidir insertar un estado de espera en DRAM Write Wait State el ciclo de escritura de memoria, si es necesario. DREQ6 PIN as Este apartado permite al fabricante de la placa base invocar una rutina de ahorro de energa por software usando la seal DREQ6. Seleccionar SUSPEND SW slo si la placa base soporta esta caracterstica Selecciona las especificaciones correctas para la unidad de diskette instalada en el equipo None 360K, 5.25 in Drive A Drive B 1.2M, 5.25 in Sin disketera Disketera de 51/4 de baja densidad; 360k de capacidad

Disketera de 51/4 de alta densidad; 1.2 megabyte de capacidad 720K, 3.5 in Disketera de 31/2 de doble cara; 720k de capacidad Disketera de 31/2 de doble cara; 1.44 megabyte de 1.44M, 3.5 in capacidad Disketera de 31/2 de doble cara; 2.88 megabyte de 2.88M, 3.5 in capacidad Cuando est ENABLED, la seal NA tiene lugar un ciclo de reloj antes de la ltima BRDY# de cada ciclo para los ciclos de lectura / escritura, generando Drive NA before BRDY as una ADS# en el ciclo siguiente despus de la BRDY#, eliminando un ciclo muerto. Cuando est ENABLED, cualquier actividad en una lnea de seal DRQ DRQ Detection despierta el sistema o pone a cero el temporizador de inactividad Este parmetro aparece en un modo de puerto de infrarrojos. El modo FULL DUPLEX permite la transmisin simultnea en ambas direcciones. El modo Duplex Select HALF DUPLEX permite la transmisin en una direccin de cada vez. Hay que seleccionar el valor requerido por el dispositivo de infrarrojos conectado al puerto de infrarrojos.

E
ECP Mode Use DMA Selecciona un canal DMA (acceso directo a memoria) para el puerto. Slo para memoria EDO. Esto permite al fabricante insertar un estado de EDO CASx# MA Wait espera adicional para el refresco de las columnas de memoria. Este valor State debe dejarse como est y si se cambia observar si se producen errores de memoria y volver al valor original En las placas con Chipset SIS 5571, de acuerdo con las especificaciones de EDO Back-to-Back memoria podemos escoger el nmero de ciclos entre los accesos de ida y de Timing retorno. Establece los ciclos de reloj para las lecturas de la memoria RAM en modo rfaga. Cuanto menor es el nmero, ms rpidamente el sistema se EDO DRAM Read Burst comunica con la memoria. Este parmetro se aplica solamente en caso de que el sistema tenga instalada memoria RAM de tipo EDO. El valor de este campo debe corresponder a la velocidad de la memoria RAM instalada en el equipo. NO cambiar los valores por defecto de este campo EDO DRAM Speed que han sido determinados por el fabricante de la placa para la RAM Selection instalada. Este valor es la velocidad de acceso, por tanto un valor menor implica un equipo ms rpido. EDO DRAM Write Burst Establece los ciclos de reloj para las escrituras en la memoria RAM en modo

rfaga. Cuanto menor es el nmero, ms rpidamente el sistema se comunica con la memoria. Este parmetro se aplica solamente en caso de que el sistema tenga instalada memoria RAm de tipo EDO. El tiempo de precarga es el nmero de ciclos que se necesitan para que la RAS acumule su carga antes de que se produzca un refresco de memoria. Si EDO RAS# Precharge el tiempo asignado es insuficiente, el refresco puede ser incompleto y la Time memoria RAM puede fallar al retener los datos. Este parmetro se aplica solamente en caso de que el sistema tenga instalada memoria RAM de tipo EDO. Este parmetro se aplica solamente en caso de que el sistema tenga instalada memoria RAM de tipo EDO. Permite insertar un retraso en los ciclos entre las seales CAS y RAS, usado cuando se lee, se escribe o se refresca la memoria. DISABLED aumenta las prestaciones; ENABLED da mayor estabilidad al sistema. EDO es la abreviatura de Extended Data Output. La memoria RAM de tipo EDO es ms rpida que la memoria convencional si la controladora de memoria cache del sistema soporta el modo de transferencias a rfagas. A diferencia de la memoria RAM convencional, que slo permite que se lea un EDO RAS# to CAS# byte de cada vez, la memoria EDO permite copiar un bloque entero de Delay memoria a su cach interna. Mientras el procesador est accediendo a esta cache, la memoria puede recibir un nuevo bloque para enviar. Selecciona la combinacin correcta de ciclos de reloj de acuerdo con el EDO Read WS diseo de la placa base y las especificaciones de la memoria EDO. Enhanced Memory Este parmetro que mejora la escritura en memoria debe estar DISABLED si Write la cach es de 512Kb y ENABLED si es mayor. Seleccionar ENABLED o DISABLED de acuerdo con las especificaciones de Enhanced Page Mode la memoria RAM instalada. ENABLED acelera el equipo. EPP Version Selecciona el puerto EPP de tipo 1.7 o 1.9. Cuando est ENABLED, el sistema aade una seal de reloj a la longitud de tiempo que la seal PHLDA# est activa bajo dos condiciones: Durante la fase de direccionamiento al comienzo de la transaccin de Extended CPU-PIIX4 lectura / escritura del bus PCI. PHLDA# Despus de la fase de direccionamiento de un ciclo de bloqueo del procesador. Cuando este parmetro est ENABLED, el parmetro Passive Release y el parmetro Delayed Transaction deben estar tambin ENABLED. Cuando est ENABLED, las lecturas pueden ignorar las escrituras en los Extended Read-Aroundcomponentes del interfaz de memoria 82450GX, si las direcciones no Write coinciden. La memoria cache es una memoria adicional que es mucho ms rpida que la memoria RAM convencional. La mayora, aunque no todos, los External Cache ordenadores modernos tienen memoria cach externa. Cuando el procesador solicita datos, el sistema transfiere los datos de la memoria RAM a la memoria cache, para un acceso ms rpido desde el procesador.

F
Fast AT Cycle Seleccionar ENABLED para acortar los ciclos del bus AT en una seal del reloj AT. Cuando est ENABLED, los ciclos de escritura consecutivos dirigidos al mismo Fast Back-to-Back esclavo se convierten en back-to-back rpidos en el bus PCI. Fast DRAM La controladora de memoria cach ofrece dos modos de refresco, NORMAL y Refresh HIDDEN. En ambos modos, CAS se produce antes que RAS, pero el modo normal requiere un ciclo del procesador para cada uno. Por otra parte, se elimina un ciclo

seleccionando HIDDEN para el refresco CAS. El modo HIDDEN no slo es ms rpido y ms eficiente, sino que tambin permite al procesador mantener el status de la cache incluso si el sistema entra en el modo SUSPEND de ahorro de energa. Seleccionar ENABLED solamente para memoria RAM de tipo EDO con cach de tipo sncrono o en un sistema sin memoria cach. Seleccionar DISABLED si cualquiera de los bancos de memoria contiene memoria RAM de tipo FPM (Fast Fast EDO Leadoff Page Mode). ENABLED aumenta las prestaciones. Cuando est ENABLED, se selecciona un camino rpido para los ciclos de lectura Fast EDO Path de procesador a memoria RAM, siempre que el sistema tenga instalada memoria Select EDO. Este valor debe estar DISABLED si la velocidad seleccionada en el valor EDO DRAM READ BURST es x333 o x444 Los valores de este parmetro vienen dados por el fabricante de la placa base, Fast MA to RAS# dependiendo del tipo de memoria RAM instalada. No cambiar a menos que se Delay [CLK] cambie la memoria por una distinta con otras especificaciones o se cambie el procesador. Cuando se refresca la memoria RAM, las filas y columnas lo hacen Fast RAS to CAS independientemente. Este apartado permite determinar los ciclos de reloj de la Delay transicin de RAS a CAS. Escoger el valor ms bajo, pero observar si se producen errores, pues no todas las memorias soportan un valor bajo. Cuando est ENABLED, cualquier actividad de la disketera anula el modo de ahorro FDD Detection de energa y pone a cero el temporizador de inactividad. Floppy 3 Mode Cuando est ENABLED, la BIOS soporta un tipo de disketera que lee disketes de Support 720Kb, 1.2 Kb y 1.44 Kb.

G
Gate A20 Option Global Standby Timerv Global Suspend Timer La puerta A20 se refiere a como el sistema se comunica con la memoria por encima de 1MB (memoria extendida). Cuando se selecciona FAST, el chipset del sistema controla la puerta A20. Cuando se selecciona NORMAL, la controladora de teclado controla la puerta A20. Seleccionando FAST, la velocidad del sistema mejora, especialmente en OS/2 y WINDOWS. Despus del periodo de tiempo seleccionado para todo el equipo, el equipo entra en modo de ahorro de energa STAND-BY. Despus del periodo de tiempo seleccionado para todo el equipo, el equipo entra en modo de ahorro de energa SUSPEND. El Chipset mantiene su propio buffer interno para las escrituras a la memoria de la tarjeta grfica. Cuando el buffer est ENABLED, las escrituras del procesador van a buffer, de modo que el procesador puede comenzar otro ciclo de escritura antes de que la memoria grfica finalice su ciclo. Cuando est ENABLED, los dispositivos ISA tienen reservado un tiempo de acceso antes de dar el control al bus PCI. Si est DISABLED el bus PCI recupera el control inmediatamente

Graphic Posted Write Buff Guaranteed Access Time

H
Durante el auto chequeo al encender el ordenador (POST), la BIOS se detiene si detecta algn error de hardware. Se puede indicar a la BIOS que ignore ciertos errores y contine el proceso de arranque. Estas son las posibilidades: No errors No para en ningn error Si se detecta algn error, se detiene el arranque y se All errors pide que se corrija el error.v All, But Keyboard Se detiene en todos los errores excepto el de teclado All, But Diskette Se detiene en todos los errores excepto el de disketera Se detiene en todos los errores excepto el de teclado o All, But Disk/Key disco.

Halt On

Explicacin de las especificaciones de disco duro: Type: La BIOS contiene una tabla de tipos predefinidos. Si no coincide ninguna serie de valores, escoger USER. Size: Capacidad aproximada del disco. Este tamao suele ser ligeramente mayor que la capacidad una vez formateado el disco. Cylinders: Nmero de cilindros Head: Nmero de cabezas Precomp: Cilindro de precompensacin de escritura. Este parmetro no tiene valor en los discos modernos. Landzone: Zona de parada. Slo para discos antiguos sin auto-aparcamiento Sector: Nmero de sectores Hard Disks Mode: Auto, Normal, Large, o LBA Auto: La BIOS detecta automticamente el modo ptimo. Normal: El nmero mximo de cilindros, cabezas y sectores soportado es 1024, 16, y 63. Large: Discos que no soportan modo LBA y tienen ms de 1024 cilindros. Slo unos pocos discos duros soportan este modo. LBA (Logical Block Addressing): Durante los accesos a disco, la controladora IDE transforma la direccin de datos marcada por el nmero de sector, cabeza y cilindro en una direccin de bloque fsica, mejorando sensiblemente la tasa de transferencia de datos. Slo para discos de ms de 1024 cilindros. Cuando est ENABLED, cualquier actividad del disco duro anula el modo de ahorro HDD Detection de energa o pone a cero el temporizador de inactividad. Despus del tiempo seleccionado de inactividad, el disco duro se apaga pero los HDD Off After otros dispositivos no. Si se selecciona SUSPEND el disco duro se apaga inmediatamente Despus del tiempo seleccionado de inactividad, el disco duro se apaga pero los HDD Power Down otros dispositivos no HDD Standby Despus del tiempo seleccionado de inactividad, el disco duro se apaga. El tiempo Timer es independiente de los otros seleccionados para otros dispositivos Cuando est DISABLED, la memoria RAM se refresca en el modo IBM AT, usando ciclos de reloj del procesador para cada refresco. Cuando est ENABLED, la controladora de memoria busca el momento ms oportuno para el refresco, independientemente de los ciclos del procesador, no afectando a la actividad del Hidden Refresh sistema ni a las prestaciones. ENABLED es ms rpido y ms eficiente, y permite al procesador mantener el estado de la memoria RAM incluso en modo de ahorro de energa. Cuando est ENABLED, la controladora de perifricos (PIIX4) reintenta, sin iniciar una transferencia retardada, los ciclos PCI nonLOCK# iniciados por el procesador. Host-to-PCI Bridge No debe haber transferencias retardadas a la controladora pendientes y debe estar Retry activo PASSIVE RELEASE. Cuando este valor est ENABLED, el valor Passive Release y el valor Delayed Transaction deben estar ENABLED. Hot Key Power Off Con el Chipset SIS5597, se debe poner ENABLED cuando existe un botn diferenciado para el apagado del equipo y otro para ponerlo en modo ahorro.

I
El interfaz IDE de la controladora integrada de perifricos soporta transferencias de IDE 32-bit Transfer 32 bits. Seleccionar ENABLED slo si los discos duros instalados soportan Mode transferencias de 32 bits. IDE Buffer for DOSSeleccionar ENABLED para aumentar la transferencia hacia y desde los & Win dispositivos IDE usando los buffers IDE para lectura anticipada y escritura retrasada. El uso de buffers puede hacer a los discos duros lentos an ms lentos.

Si se tienen dudas, se deben hacer pruebas para comprobar el valor que ofrece mayores prestaciones e integridad de datos. Seleccionar ENABLED para reducir los tiempos de espera entre cada ciclo de lectura / escritura en el disco. Esto puede provocar problemas en c ciertos equipos IDE Burst Mode que no soportan tanta rapidez, por lo que si se producen errores de lectura o escritura a disco, debemos dejarlo en DISABLED. Seleccionar ENABLED para acelerar los procesos de lectura y escritura a disco, IDE Data Port Post aunque puede dar errores con equipos que no soporten el aumento de Mode prestaciones. Si se producen errores de disco, dejar en DISABLED. Tambin se llama BLOCK TRANSFER, comandos mltiples y lectura / escritura de mltiples sectores. Si el disco duro soporta el modo transferencia en bloques IDE HDD Block (BLOCK MODE), aunque la mayora de los discos nuevos lo soportan, seleccionar Mode ENABLED para una deteccin automtica del nmero ptimo de lecturas / escrituras en bloque por cada sector que el disco duro soporta. Los interfaces IDE integrados en la placa base soportan bsqueda adelantada (PREFETCHING) para un acceso ms rpido al disco duro. Si se instala una tarjeta IDE Prefetch Mode controladora IDE primaria y / o secundaria, seleccionar DISABLED en caso de no soportar este modo. ENABLED mejora las prestaciones del equipo. Los cuatro apartados para la entrada / salida programada de datos (PIO)permiten IDE Primary/ seleccionar el modo PIO (0-4) para cada uno de los cuatro dispositivos IDE. A Secondary mayor nmero mayor velocidad. En modo AUTO, el sistema detecta Master/Slave PIO automticamente el mejor modo para cada dispositivo IDE. IDE Primary/ UDMA (Ultra DMA) es un protocolo de transferencia DMA (acceso directo a Secondary memoria) que permite transferencias de datos de hasta 33 MB/s en rfagas. Master/Slave Seleccionando AUTO en los cuatro apartados, el sistema detecta automticamente UDMA la tasa de transferencia ptima para cada dispositivo IDE. El Chipset soporta dos canales IDE. seleccionar ENABLED para habilitar el IDE Second segundo canal IDE para conectar dispositivos, y seleccionar DISABLED para liberar Channel Control la IRQ15 si no se tienen ningn dispositivo IDE instalado en el segundo canal o si se instala en el equipo una tarjeta con una controladora secundaria. In Order Queue Depth IN0-IN6 (V) Inactive Timer Select InfraRed Duplex Type Seleccionar 8 para permitir acumular hasta 8 transacciones sucesivas de datos. Estos apartados permiten mostrar el voltaje de hasta 7 lneas de entrada, si el ordenador tiene un sistema de monitorizacin. Seleccionar el periodo de inactividad del sistema para que este entre en modo inactivo. Siempre debe ser superior al tiempo para modo STANDBY Seleccionar el valor requerido por el dispositivo de infrarrojos conectado al equipo. FULL-DUPLEX permite la transmisin simultnea en ambas direcciones. HALFDUPLEX permite la transmisin en una direccin de cada vez. Si no hay instalado un puerto de infrarrojos, seleccionar DISABLED. El Chipset integra un interfaz IDE que soporta dos canales IDE, uno primario (IRQ14) y uno secundario (IRQ15). Cada canal IDe soporta dos dispositivos IDE conectados. Se debe seleccionar PRIMARY, SECONDARY o BOTH (los dos) dependiendo del nmero y la colocacin de los dispositivos IDE instalados

Internal PCI/IDE

Seleccionar el valor requerido por el dispositivo de infrarrojos conectado al equipo. FULL-DUPLEX permite la transmisin simultnea en ambas direcciones. HALF* IR Duplex Mode DUPLEX permite la transmisin en una direccin de cada vez. Si no hay instalado un puerto de infrarrojos, seleccionar DISABLED * UART 1/2 Duplex Mode IRQ n Assigned to Cuando se controlan manualmente los recursos, asignar cada IRQ (peticin de interrupcin) como uno de los siguientes tipos, dependiendo del dispositivo que use dicha interrupcin:

Dispositivos compatibles con la especificacin de bus original PC AT, que requieren una interrupcin especfica. Dispositivos compatibles con el estndar Plug and Play, PCI/ISA PnP: tanto de arquitectura ISA como PCI. IRQ8 Break Se puede habilitar o deshabilitar la monitorizacin de la IRQ8 (Real Time Clock Suspend Reloj en tiempo real) para que no anule el modo SUSPEND de ahorro de energa. Se puede habilitar o deshabilitar la monitorizacin de la IRQ8 (Real Time Clock IRQ8 Clock Event.. Reloj en tiempo real) para que no anule el modo de ahorro de energa Cuando est ENABLED, cualquier actividad en la IRQ seleccionada anula el modo IRQn Detection de ahorro de energa o pone a cero el temporizador de inactividad Este apartado slo aparece cuando se selecciona para la UART2 (puerto COM2) el modo de infrarrojos (IrDA) modo 1.1. No debe modificarse en cvaso de venir IRRX Mode Select seleccionado de fbrica. En caso de aadirse o cambiarse el dispositivo de infrarrojos, debe leerse la documentacin del dispositivo. Se puede establecer la velocidad del bus AT a un tercio o un cuarto de la velocidad ISA Bus Clock de reloj del procesador. La velocidad de reloj del bus ISA es la velocidad a la cual el procesador se ISA Bus Clock comunica con el bus AT (bus de expansin). La velocidad se mide como una Option fraccin del PCICLKI ( la seal de ciclo de reloj del bus PCI). Si un perifrico tiene ISA Bus Clock problemas de velocidad, se debe experimentar con un valor ms bajo (de Frequency PCICLKI/3 a PCICLKI/4). Se puede establecer la velocidad del bus AT a un tercio o un cuarto de la velocidad ISA Clock de reloj del procesador. El procesador y el bus PCI y VESA son mucho ms rpidos que el bus ISA. ENABLED proporciona un tiempo adicional a los dispositivos de entrada / salida ISA I/O Recovery para responder al sistema. Si no, se pueden perder datos. DISABLED puede acelerar los procesos si todos los dispositivos ISA soportan FAST I/O (entrada / salida rpida de datos). Legacy ISA: El puente PCI a ISA tiene un buffer en lnea bidireccional para las lecturas y escrituras de memoria al bus PCI desde el bus ISA o en el modo DMA. Cuando est ENABLED, el bus ISA o el modo DMA pueden adelantar una bsqueda de un ciclo de lectura en el buffer en lnea.

ISA Line Buffer

J
Joystick Function Seleccionar ENABLED si el equipo tiene conectado un joystick.

K
KBC input clock Keyboard Controller Clock El fabricante debe seleccionar la frecuencia correcta para el reloj controlador del teclado. No cambiar este valor. La velocidad del reloj controlador del teclado es la velocidad a la cual el procesador se comunica con la controladora del teclado. Dependiendo de la controladora de teclado instalada, la velocidad puede fijarse en 7.16MHz o ser una fraccin del (PCICLKI), la seal del ciclo de reloj del bus PCI. Cuando est ENABLED, se habilitan la puerta A20 y la emulacin de reseteo por software para una controladora de teclado externa. Este campo debe coincidir con la opcin seleccionada en GATE A20 OPTION (FAST=ENABLED, NORMAL=DISABLED). Cuando est DISABLED, la actividad del teclado no hace despertar el equipo del modo ahorro.

Keyboard Emulation Keyboard Resume L1 Cache Policy

L
Se puede escoger entre WRITE-THROUGH (WT) y WRITE-BACK (WB). WRITETHROUGH hace que la memoria se actualice con datos de la cach cada vez que el procesador lleva a cabo un ciclo de escritura. WRITE-BACK hace que la memoria se actualice solamente cuando se solicitan a la memoria datos que estn en la cach.

L1/L2 Cache Update Mode L2 Cache Cacheable Size L2 Cache Write Policy L2 (WB) Tag Bit Length L2 to PCI Read Buffer

El modo WRITE-BACK mejora la eficacia del procesador y causa menos interrupciones, mejorando las prestaciones. Se puede escoger entre WRITE-THROUGH (WT) y WRITE-BACK (WB). WRITEBACK es un poco ms rpida que WRITE THROUGH Seleccionar 512 solamente si la memoria RAM del equipo es mayor de 64MB. Adems del modo WRITE-BACK y WRITE-THROUGH, la cache de segundo nivel tambin puede ser ADAPTIVE WB1 y ADAPTIVE WB2. Ambos modos adaptivos de WRITE-BACK intentan reducir las desventajas de los dos sistemas anteriores. El fabricante debe seleccionar el modo ptimo de acuerdo con las especificaciones de la memoria cach instalada. Se utiliza esta opcin para poner la memoria cach en modo WRITE-BACK. Cuando se selecciona 7 bits se pone en modo WRITE-BACK. Cuando se selecciona 8 bits se pone en modo WRITE-THROUGH. Esta opcin no siempre aparece en la BIOS. El Chipset mantiene su propio buffer interno para las escrituras de la cache externa al bus PCI. Cuando el buffer esta ENABLED, los ciclos de escritura de la cach externa al bus PCI son enviadas al buffer, de este modo cada dispositivo puede completar sus ciclos sin esperar por el otro. Selecciona el dispositivo de video: LCD CRT

Pantalla de cristal lquido para porttil Monitor auxiliar LCD&CRT La BIOS auto detecta el dispositivo en uso (este modo permite AUTO cambiar entre dispositivos). LCD&CRT Mostrar en ambos dispositivos Cuando est ENABLED, cualquier actividad de la lnea de seal LDEV anula el LDEV Detection modo de ahorro de energa o pone a cero el temporizador de inactividad Cuando est ENABLED, solamente las direcciones lineales consecutivas pueden ser Linear Merge fusionadas Para aumentar las prestaciones, el sistema puede situar la memoria de un dispositivo ms lento (normalmente conectado al bus ISA) en una memoria de bus Local Memory 15- local mucho ms rpida. Esto se hace reservando memoria de bus local y 16M transfiriendo el punto de comienzo de la memoria del dispositivo a la memoria de bus local. Usar este apartado para habilitar o deshabilitar esta caracterstica. Por defecto est ENABLED. LREQ Detection Cuando Est ENABLED, cualquier actividad en la lnea de la seal LREQ anula el modo de ahorro de energa o pone a cero el temporizador de inactividad.

M
M1 Linear Burst Mode Seleccionar ENABLED si el equipo tiene un procesador CYRIX M1

MA Additional Wait State

Seleccionando ENABLED se inserta un estado de espera adicional antes del comienzo de una lectura de memoria. Este apartado depende del diseo de la placa base. No cambiar el valor original a menos que se produzcan errores de direccionamiento de memoria (MEMORY ADDRESS ERROR)

Master Mode Byte Seleccionar ENABLED o DISABLED Swap Master Retry Establece cuntas seales del reloj PCI el procesador intenta un ciclo PCI antes de Timer que el ciclo se da por terminado. Mem. Drive Str. (Memory Address Drive Strength) Este valor controla la fuerza de los buffers de (MA/RAS) salida de informacin de MA y BA1 (primer valor) y SRASx#, SCASx#, MWEx#, y

Memory

CKEx (segundo valor). No se puede cambiar ningn valor. Slo es para informacin. 640 KB. Llamada memoria convencional. Usada por el sistema Base Memory operativo y las aplicaciones convencionales. Extended Por encima del lmite de 1MB. Memory Entre 640 KB y 1 MB; llamada High memory. El sistema operativo puede cargar programas residentes, como drivers de dispositivos, Other Memory en esta rea para liberar la memoria convencional Las lneas del CONFIG.SYS que empiezan con LOADHIGH se cargan en esta rea de memoria. Se puede reservar esta rea de la memoria del sistema para la memoria ROM de tarjetas ISA. Si se reserva, no se puede utilizar como cache. Ver el manual de los dispositivos por si la necesitan . Se puede reservar esta rea de la memoria del sistema para la memoria ROM de tarjetas ISA. Si se reserva, no se puede utilizar como cach. Ver el manual de los dispositivos por si la necesitan .

Memory Hole at 15M Addr. Memory Hole at 15M-16M

Memory Parity Seleccionar ENABLED si los chips de memoria RAM del equipo soportan paridad. Check MODEM Use IRQ Especifica la IRQ asignada al MODEM, si lo hay. En ON MODE, el temporizador de ahorro de energa STANDBY empieza a contar si no se detecta actividad y ha transcurrido el periodo de tiempo especificado. Monitor Event in Al habilitar (ENABLED) la monitorizacin de un dispositivo, la actividad de ste Full On Mode anula. Al deshabilitar (DISABLED) la monitorizacin de un dispositivo, la actividad de ste no anula el modo de ahorro de energa. MPS Version La BIOS soporta las versiones 1.1 y 1.4 de las especificaciones de multiprocesador Control for OS Intel. Seleccionar la versin que soporta el sistema operativo instalado en el equipo. MPU-401 Seleccionar ENABLED para configurar el interfaz MPU-401. Configuration MPU-401 I/O Selecciona una direccin base de entrada / salida para el interfaz MPU-401. Base Address

N O
Onboard Audio Chip Onboard FDC Controller * Onboard IDE Controller El Chipset tiene un interfaz IDE PCI que soporta dos canales IDE. Seleccionar PRIMARY para activar slo el canal primario IDE si se instala una tarjeta controladora para el canal secundario. BOTH activa ambos canales del Chipset. NONE desactiva el interfaz y por tanto ambos canales para instalar una tarjeta *On-Chip PCI IDE controladora IDE o PCI en una ranura de expansin. * On-Chip IDE Controller * PCI IDE Controller * Onboard IDE First/Second Seleccionar ENABLED para usar las capacidades de audio de la placa base Seleccionar ENABLED si el sistema tiene una controladora de diskete en placa base y quiere usarse. Si el equipo no tiene disketera o quiere usarse una disketera externa, seleccionar DISABLED.

El Chipset tiene integrado un interfaz IDE que soporta dos canales IDE. Seleccionar ENABLED para activar el primero y / o el segundo canal IDE. Seleccionar

Channel * On-Chip IDE First/Second Channel Onboard Parallel Port Onboard PCI SCSI Chip Onboard Serial Ports (1/2, A/B) Onboard UART 1/2 Onboard UART 1/2 Mode On-Chip Local Bus IDE OS Select for DRAM>64MB DISABLED para desactivar un canal, en caso de instalar una controladora IDE en tarjeta de canal primario y / o secundario Seleccionar una direccin lgica de memoria y una interrupcin (IRQ) para el puerto LPT (paralelo). Seleccionar ENABLED si la placa base tiene una controladora SCSI integrada y va a utilizarse. Seleccionar un nombre, una direccin de memoria y la IRQ correspondiente para el primer y el segundo puerto COM (puerto serie) Ver Onboard Serial Ports Ver UART 2 Mode. Los modos se aplican al puerto seleccionado El Chipset tiene integrado un interfaz IDE avanzado (de bus local) con dos canales IDE. Ya que cada canal soporta dos dispositivos IDE (disco duro, CD-Rom, Backup, etc.), el sistema soporta un total de cuatro dispositivos IDE. Si su sistema tiene dispositivos IDE, la opcin debe ser ENABLED. Si se instala una tarjeta controladora IDE, unos o ambos canales deben estar DISABLED Seleccionar OS2 solamente si el sistema operativo instalado en el ordenador es OS/2 y el equipo tiene ms de 64 MB de memoria RAM.

P
Page Hit Control Esta funcin se utiliza para comprobar la controladora. Selecciona la combinacin correcta de ciclos de reloj segn las especificaciones de Page Mode Read la placa base y las especificaciones de la memoria RAM de tipo FPM (Fast Page WS Mode) Parallel Port EPP Seleccionar tipo 1.7 o 1.9 para el puerto EPP, de acuerdo con el perifrico Type conectado al puerto paralelo Selecciona un modo de funcionamiento para el puerto paralelo de la placa base. Seleccionar NORMAL, COMPATIBLE o SPP a menos que se est seguro que tanto Parallel Port Mode el software como el hardware soportan uno de los otros modos posibles. Cuando est ENABLED, los accesos del procesador al bus PCI se pueden realizar Passive Release durante el PASSIVE RELEASE. Si no, el arbitro slo acepta otro acceso del bus PCI a memoria RAM. ENABLED mejora las prestaciones. PCI 2.1 Seleccionar ENABLED para soportar compatibilidad con la especificacin PCI 2.1 Compliance El mtodo por el cual el bus PCI determina qu dispositivo gana el acceso al bus. PCI Arbitration Normalmente el acceso se da al que primero llega. Cuando se rota la prioridad, Mode cuando un dispositivo accede al bus se le asigna la menor prioridad y los dems dispositivos avanzan en la lista de prioridad. PCI burst Seleccionar el nmero de ciclos de reloj asignados para una lectura/escritura en Read/Write WS rfagas de un PCI master PCI Burst Write Cuando esta opcin est ENABLED, el Chipset enva largas rfagas de datos desde Combine los buffers. El fabricante de la placa base decide si el reloj PCI est sincronizado con el reloj del PCI CLK procesador o es asncrono. El Chipset tiene un buffer de escritura de 32 bits para soportar ciclos retardados de PCI Delayed transacciones. Seleccionar ENABLED para que est de acuerdo con la versin 2.1 Transaction del bus PCI. ENABLED mejora las prestaciones del equipo PCI Dynamic Cuando est ENABLED cada transaccin de escritura va al buffer de escritura y si Bursting los datos lo permiten se envan a rfagas al bus PCI, acelerando el equipo al reducir

el nmero de accesos al bus PCI y enviando ms datos en cada paquete de cada vez. Cuando est ENABLED, el bus PCI interpreta los ciclos de lectura del procesador PCI Fast Back to como el protocolo PCI de rfagas, de este modo los ciclos secuenciales de lectura Back Wr de memoria del procesador BACK-TO-BACK dirigidos al bus PCI se traducen a ciclos de lectura de memoria en rfagas al bus PCI. Este apartado permite seleccionar la IRQ para la controladora IDE PCI o ISA. Si el PCI IDE IRQ Map equipo no tiene controladoras integradas en placa base, debe seleccionarse la IRQ to adecuada a la tarjeta instalada. Las IRQ estndar para los canales IDE son IRQ14 para el canal primario y IRQ15 para el canal secundario. PCI IRQ Activated Dejar el activador de la IRQ en LEVEL a menos que el dispositivo PCI asignado a la by IRQ especifique interrupcin activada por EDGE. PCI Master 0 WS Cuando est ENABLED, las escrituras al bus PCI se ejecutan sin estados de espera. Write Cuando est ENABLED, los comandos PCI de lnea de lectura de memoria buscan PCI Mem Line lneas completas de cache. Cuando est DISABLED, un comando PCI de lnea de Read lectura de memoria da lecturas parciales en el bus del procesador.

Cuando est ENABLED, los comandos PCI de memoria buscan lneas completas de cach junto con la bsqueda adelantada de tres lneas adicionales de cache. La bsqueda por adelantado no cruza los lmites de direccin de 4KB. Cuando est PCI Mem Line DISABLED, no se realiza la bsqueda por adelantado. Este valor no tiene sentido si Read Prefetch el valor PCI MEM LINE READ est DISABLED. ENABLED mejora las prestaciones del equipo. PCI Posted Write Se puede habilitar o deshabilitar la habilidad del Chipset para usar un buffer para las Buffer escrituras enviadas iniciadas en el bus PCI. PCI Preempt Establece la duracin en ciclos de reloj antes de que un comando PCI de por Timer finalizado el anterior cuando hay una peticin pendiente. Pre-snooping es una tcnica por la cual un comando PCI puede continuar enviando una rfaga de datos hasta el lmite de pgina de 4K, en vez de hasta un lmite de PCI Pre-Snoop lnea de memoria. Selecciona el nmero de ciclos de reloj para una lectura en rfaga. Ni muchos ni PCI Read Burst pocos, todo depende si trabajamos con bloques grandes de datos o mltiples datos WS de pequeo tamao respectivamente. Cuando est DISABLED, los ciclos PCI se desconectan si el primer acceso a datos no se completa en 16 ciclos del reloj PCI. Cuando est ENABLED, los ciclos PCI PCI Time out permanecen conectados aunque no se complete el acceso de datos antes de 16 ciclos del reloj PCI. PCI to DRAM El sistema soporta escrituras almacenadas en buffer del bus PCI a la memoria RAM Buffer para aumentar la velocidad. El Chipset mantiene su propio buffer interno para las escrituras del bus PCI a la PCI to L2 Write memoria cach externa. Cuando el buffer est ENABLED, los ciclos de escritura del Buffer bus PCI a la cache externa pasan al buffer, de modo que cada dispositivo puede completar sus ciclos sin esperar al siguiente Dejar este parmetro DISABLED. Solamente ha de estar ENABLED si una tarjeta PCI/VGA Palette ISA instalada en el sistema lo requiere, para sincronizar la tarjeta descompresora Snoop MPEG con la tarjeta grfica o si se usa un convertidor VGA / TV. PCI-To-CPU WriteCuando este valor est ENABLED, las escrituras del bus PCI al procesador pasan Posting por el buffer, de modo que el bus PCI puede continuar escribiendo mientras el procesador est ocupado con otro proceso. Cuando est DISABLED, las escrituras

PCI-To-DRAM Pipeline PCI Write Burst PCI Write Burst WS

no pasan por el buffer y el bus PCI debe esperar hasta que el procesador est libre antes de comenzar otro ciclo de escritura. ENABLED mejora las prestaciones del equipo. Es un rasgo de optimizacin de la memoria RAM: si est ENABLED, se habilita la escritura continua del bus PCI a memoria RAM. Los buffer del chipset almacenan los datos escritos del bus PCI a la memoria. Cuando est DISABLED, las escrituras del bus PCI a la memoria RAM se limitan a una sola transferencia por cada ciclo de escritura ENABLED permite que varias escrituras sucesivas al bus PCI se hagan en modo rfaga de una sola vez. Establece el nmero de ciclos de reloj que puede durar una escritura en rfaga.

PEER CONCURRENCY significa que ms de un dispositivo PCI puede estar activo Peer Concurrency a la vez. ENABLED acelera la velocidad del bus PCI, aumentando las prestaciones del equipo. Seleccionar ENABLED para habilitar la funcin de lectura y escritura continua de la Pipeline cach cuando la memoria cach de segundo nivel del sistema es de tipo continuo sncrono (pipelined synchronous cache) Pipeline Cache Para una cach secundaria de un slo banco, seleccionar FASTER. Si es de dos Timing bancos, seleccionar FASTEST. Cuando est ENABLED, la controladora pide al procesador una nueva direccin de memoria antes que todas las transferencias de datos de los ciclos actuales estn Pipelined Function completados, dando lugar a un aumento de prestaciones. PM Control by Si se instala en el equipo el sistema avanzado de ahorro de energa (APM), APM seleccionar YES mejora el ahorro. Se puede desactivar la monitorizacin de algunos dispositivos y algunas IRQ para que no anulen el modo de ahorro de energa. El dispositivo desactivador por defecto PM Events es el uso del teclado. Cuando est ON (o se nombre el dispositivo, LPT o COM) la actividad de uno de los dispositivos de la lista anula el modo de ahorro de energa. El ahorro de energa se configura como SMI Green mode, que es el modo requerido PM Mode por el procesador. Si se instala en el equipo el sistema avanzado de ahorro de energa (APM), PM wait for APM seleccionar YES mejora el ahorro. La BIOS puede configurar automticamente los dispositivos compatibles con el PnP BIOS Autoestndar PLUG AND PLAY. Si se selecciona ENABLED, las IRQ disponibles Config desaparecen, porque la BIOS las asigna automticamente. Seleccionar YES si el sistema operativo instalado es PLUG AND PLAY, como por PNP OS Installed ejemplo WINDOWS 95. Cuando este parmetro est ENABLED, las escrituras del bus PCI a memoria son enviadas con retraso. Este es un retraso intermedio. Si se activa el buffer para la Posted PCI escritura con retraso del procesador y del bus PCI a memoria RAM, los datos se Memory Writes intercalan con los datos de escritura del procesador y son enviados una segunda vez antes de ser escritos a memoria. Cuando est ENABLED al pulsar el botn de encendido ms de cuatro segundos el Power Button equipo se apaga. Esto es especialmente til cuando el equipo se ha quedado Over Ride colgado. En placas con Chipset SIS5597 Power Down Se puede desactivar la monitorizacin de algunas IRQ para que no anulen el modo Activities de ahorro de energa Power Down and Se puede desactivar la monitorizacin de algunas IRQ para que no anulen el modo Resume Events de ahorro de energa SUSPEND. Power Esta opcin permite escoger el tipo o grado de ahorro de energa entre los modos Management Doze, Standby, y Suspend.

Primary & Secondary IDE INT# Primary Frame Buffer

Esta tabla describe cada uno de los modos: Max Saving Ahorro mximo. Slo para procesadores SL (porttiles) User Define Establecer individualmente cada modo. Min Saving Ahorro mnimo. Cada conexin de un perifrico PCI es capaz de activar hasta 4 interrupciones: INT# A, INT# B, INT# C y INT# D. Por defecto a la conexin PCI se le asigna INT# A. Asignar INT# B no tiene sentido a menos que el perifrico necesite dos IRQ. Como el interfaz IDE de la placa base tiene 2 canales, requiere dos IRQ. Los campos de las IRQ IDE toman por defecto los valores apropiados, y el canal primario usa una IRQ menor que el canal secundario. Selecciona un tamao para el buffer PCI. El tamao no debera afectar a la memoria local

PS/2 Mouse Si el sistema tiene un puerto PS/2, pero se instala un ratn de puerto serie, Function Control seleccionar DISABLED para ahorrar una IRQ.

Q
Quick Frame Generation Cuando est actuando el puente de bus PCI-VL como PCI master y est recibiendo datos del procesador, se habilita un buffer rpido de procesador a bus PCI cuando este apartado est ENABLED. El uso del buffer permite al procesador completar una escritura aunque los datos no hayan sido transferidos totalmente al bus PCI. Esto reduce el nmero de ciclos necesarios y acelera el proceso de datos. ENABLED reduce el tiempo necesario para realizar el chequeo de arranque (POST). Esto omite ciertos pasos. Es preferible que est DISABLED para detectar posibles problemas durante el arranque y no mientras se trabaja.

Quick Power On Self Test

R
RAMW# Assertion RAMW es una seal que permite escrituras en memoria. El fabricante escoge Timing NORMAL o FGASTAR de acuerdo con el tipo de memoria. RAS Precharge Cuando est ENABLED, RAS# permanece fijado al final del control de acceso. Access End RAS Precharge El tiempo de precarga es el nmero de ciclos que necesita RAS para acumular su Time carga antes del refresco de memoria RAM. Un valor menor acelera el equipo, pero RAS Precharge si se establece tiempo insuficiente, el refresco puede ser incompleto y se pueden Period perder datos. RAS Pulse Width El fabricante del equipo debe establecer el nmero de ciclos de reloj del procesador RAS Pulse Width asignados para el refresco del latido de RAS, de acuerdo con las especificaciones Refresh de la memoria RAM instalada. Cuando est DISABLED, se genera un ciclo de refresco de memoria cada 15 RAS Timeout microsegundos. Cuando est ENABLED, se generan ciclos de refresco extra. Cuando se refresca la memoria RAM, las filas y las columnas lo hacen de modo separado. Este apartado permite determinar el tiempo de transicin de RAS (row RAS to CAS Delay address strobe FILAS) a CAS (column address strobe - COLUMNAS). Escoger el Timing valor ms bajo posible, pero si se producen errores frecuentes, ir aumentando el valor poco a poco El tiempo de precarga es el nmero de ciclos que necesita RAS para acumular su RAS# Precharge carga antes del refresco de memoria RAM. Si se establece tiempo insuficiente, el Time refresco puede ser incompleto y se pueden perder datos. RAS# to CAS# Este apartado permite insertar un ciclo de retraso desde el momento en que se Address Delay asigna RAS# hasta que se asigna CAS#. RAS# to CAS# Este apartado permite insertar un ciclo de retraso entre las seales STROBE de

CAS y RAS cuando se escribe, lee o refresca la memoria RAM. DISABLED aumenta las prestaciones; ENABLED proporciona mayor estabilidad. Read CAS# Pulse El diseador del equipo debe establecer el nmero de ciclos del procesador que Width necesita la seal CAS durante una operacin de lectura de memoria. Caracterstica de optimizacin de memoria: si una lectura de memoria es dirigida a Read-Arounduna localizacin cuya ltima escritura est en un buffer antes de ser escrita a Write memoria, la lectura se hace con el contenido del buffer, y no se enva a memoria RAM. Seleccionando ENABLED se optimizan la velocidad de memoria RAM acortando el Reduce DRAM tiempo requerido antes de las operaciones de lectura o escritura de memoria. La Leadoff Cycle memoria RAM instalada debe soportar un ciclo reducido. Refresh Cycle Selecciona el el periodo de tiempo en nanosegundos para refrescar la memoria, de Time (ns) acuerdo con las especificaciones de la memoria instalada. Refresh RAS# Selecciona el nmero de ciclos de reloj que se asignan a RAS# para los ciclos de Assertion refresco. A menor nmero mejores prestaciones. Reload Global Cuando est ENABLED, cualquier operacin de los dispositivos listados reinicia el Timer Events temporizador para el modo STANDBY. Delay Al seleccionar YES se libera la IRQ6 cuando el equipo no tiene disquetera (o no se quiere utilizar). Adems, debemos deshabilitar la ONBOARD FDC CONTROLLER en el apartado de INTEGRATED PHERIPHERALS de la BIOS Normalmente este valor est DISABLED. Se selecciona ENABLED para reiniciar los Reset datos de configuracin al salir de la configuracin de la BIOS despus de haber Configuration Data instalado un dispositivo o haber cambiado valores debido a un fallo en el encendido del equipo. La BIOS de tipo PLUG AND PLAY configura automticamente los dispositivos que Resources cumplen el estndar PLUG AND PLAY. Si se selecciona AUTO, desaparecen los Controlled By campos de IRQ y DMA, porque la BIOS los asigna automticamente. Resume by Ring Una llamada al MODEM anula el modo de ahorro de energa. RTC Alarm Permite establecer la fecha y la hora para que el equipo despierte del modo resume suspendido Report No FDD For WIN 95

S
SDRAM Bank Interleave Si el equipo tiene 16MB de RAM dejar DISABLED y escoger 2 Bank o 4-Bank si tiene 64MB o ms Se puede escoger una combinacin de latencia CAS y retardo RAS-to-CAS en ciclos de 2/2 y 3/3. El fabricante de la placa base debe establecer los valores SDRAM (CAS dependiendo de la memoria RAM instalada. No cambiar los valores a menos que se Lat/RAS-to-CAS) cambie la memoria por una con distintas especificaciones o se cambie el procesador. En general, un valor menor aumenta las prestaciones. Cuando se instala memoria RAM sncrona (SDRAM), el nmero de ciclos de reloj de SDRAM CAS la latencia CAS depende de la velocidad de la memoria RAM. En general, un valor Latency menor aumenta las prestaciones. Cuando se instala memoria RAM sncrona (SDRAM), el nmero de ciclos de reloj de SDRAM CAS la latencia CAS depende de la velocidad de la memoria RAM. En general, un valor Latency Time menor aumenta las prestaciones. SDRAM Cycle Establece los tiempos de latencia de CAS. Length SDRAM RAS Si est ENABLED todos los ciclos de reloj refrescan todos los bancos de memoria. Precharge Control Si se establece tiempo insuficiente para que RAS acumule su carga antes del SDRAM RAS refresco de memoria RAM, el refresco puede ser incompleto y se pueden perder Precharge Time datos. FAST aumenta las prestaciones; SLOW proporciona mayor estabilidad. Este apartado slo tiene valor cuando el sistema tiene instalada memoria SDRAM. SDRAM RAS to Este apartado permite insertar un ciclo de retraso entre las seales STROBE de CAS Delay CAS y RAS cuando se escribe, lee o refresca la memoria RAM. FAST aumenta las

prestaciones; SLOW proporciona mayor estabilidad. Este apartado slo tiene valor cuando el sistema tiene instalada memoria SDRAM El Chipset puede especular sobre la direccin de lectura de memoria RAM, reduciendo as los tiempos de latencia de lectura. El procesador inicia una peticin SDRAM de lectura que contiene la direccin de memoria de los datos. La controladora de Speculative Read memoria recibe la peticin. Cuando este apartado est ENABLED, la controladora inicia el comando de lectura un poco antes de haber acabado de descodificar la direccin de los datos. SDRAM Wait Si es necesario el fabricante inserta un estado de espera entre cada acceso de State Control datos a memoria. SDRAM WR Retire Rate Security Option El fabricante selecciona el valor adecuado para las transferencias del buffer de escritura a memoria, de acuerdo con las caractersticas de esta. Si se ha establecido una clave, se debe seleccionar si sta se pedir cada vez que arranque el sistema (SYSTEM)o solamente cada vez que se acceda a la configuracin (SETUP).

Serial Port 1/2 Seleccionar entre la IRQ por defecto o ninguna para los puertos serie COM 1/3 y Interrupt COM 2/4. Serial Port 1/2 MidiSeleccionar ENABLED si se conecta un dispositivo Midi a uno de los puertos FIRMWARE es el software que reside en un chip con memoria de slo lectura (ROM) que est en un dispositivo. La BIOS permite crear en la memoria RAM una copia del FIRMWARE de la BIOS del sistema , la BIOS de vdeo y algunas instrucciones de algunos perifricos como las controladoras SCSI. SHADOWING copia el FIRMWARE de la ROM a la memoria RAM del sistema, donde el procesador puede leerla a travs del bus de memoria de 16 o 32 bits. Si no est SHADOWED, debe leerla a travs de un bus de 8 bits. SHADOWING mejora las prestaciones, pero reduce la cantidad de memoria alta (640 KB a 1 MB)que se necesita para cargar los drivers de los componentes instalados en el sistema. SHADOWING debe habilitarse en cada seccin de memoria por separado. Muchos fabricantes evitan que estas opciones se puedan modificar eliminando esto valores de la BIOS. La BIOS de vdeo se copia al rea de memoria C0000-C7FFF. Las otras reas pueden estar ocupadas por otros dispositivos. Si un perifrico instalado contiene FIRMAWARE en ROM, hay que saber el rango exacto de memoria que ocupa para hacer SHADOWING con el area correcta de memoria RAM. Shared VGA Especifica la velocidad de memoria de la memoria RAM asignada como memoria de Memory Speed vdeo. Seleccionar ENABLED para activar una seal nica ALE en vez de mltiples Single ALE Enable seales durante un ciclo de conversin de bus. Single Bit Error Si se habilita ECC (cdigo de correccin de errores), en caso de que la memoria Report instalada lo soporte, ENABLED indica al sistema que avise de los errores. Selecciona STOP CLOCK (parar el reloj) o SLOW CLOCK (reducir la velocidad del Sleep Clock reloj) en modo de ahorro de energa. Despus del periodo seleccionado de inactividad, todos los dispositivos excepto el Sleep Timer disco duro y el procesador se apagan Slot 1/2/3/4 Using Algunos dispositivos PCI usan interrupciones para indicar que necesitan usar el bus INT# PCI. Otros, como las tarjetas grficas, no necesitan una interrupcin. Cada ranura PCI puede activar hasta 4 IRQ, INT# A, INT# B, INT# C y INT# D. Por defecto, una ranura PCI usa INT# A. Asignar INT# B no tine sentido a menos que el dispositivo requiera dos IRQ. INT# C indica que necesita tres y INT# D indica que necesita

Shadow

cuatro. Seleccionando AUTO, por defecto, permite que la controladora PCI asigne automticamente las interrupciones. Si el equipo tiene instalada memoria RAM de refresco lento, si este apartado est Slow Refresh ENABLED la frecuencia de refresco se reduce a un cuarto de la velocidad por Enable defecto. Cuando est ENABLED, apagar el sistema con el botn ON / OFF pone al equipo Soft-Off by PWRen un modo de muy bajo consumo, volviendo inmediatamente a estar disponible al BTTN tocar el botn o al recibir una llamada por el MODEM. Cuando est ENABLED, la velocidad del bus del procesador se modula o vara Spread Spectrum dinmicamente para evitar interferencias de radio. Obviamente, este valor perjudica Modulation a las prestaciones. SRAM Back-toENABLED reduce el tiempo de latencia entre las transferencias de 32 bits, Back resultando en rfagas de transferencia de 64 bits.

SRAM Read Timing SRAM Type SRAM Write Timing Standby Mode Standby Speed (div by) Standby Timer Select Standby Timers Starting Point of Paging Suspend Mode

Estos nmeros son el esquema de ciclos que usa el procesador para leer datos de la cache. El fabricante de la placa base debe escoger los valores de acuerdo con el tamao y la velocidad de acceso de los mdulos de memoria cach. A menor nmero, mejores prestaciones. La controladora admite cach sncrona y asncrona. Escoger el tipo de acuerdo con la cach instalada en el equipo. Si es necesario se puede insertar un estado de espera en el ciclo de escritura de la cach. El fabricante de la placa debe escoger el nmero de estados de espera adecuado. Si se producen errores de cach, aadir un estado de espera. Despus del periodo de tiempo seleccionado, el disco duro y la tarjeta grfica se apagan mientras que los otros dispositivos siguen funcionando. Selecciona un divisor para reducir la velocidad real del procesador en modo Standby. Selecciona es periodo de tiempo tras el cual el sistema entra en modo STANDBY. Este periodo debe ser ms largo que el establecido para el modo DOZE. Despus del periodo de inactividad seleccionado para cada dispositivo (video, disco duro, perifricos), el dispositivo entra en modo Standby Controla el tiempo de comienzo de las operaciones de paginacin de memoria

Despus del periodo de inactividad seleccionado, todos los dispositivos excepto el procesador se apagan Selecciona el tipo de modo SUSPEND: Power-on suspend (el procesador y el sistema base estn POS Suspend Mode encendidos en un modo de muy bajo consumo) Option STD Guardar el estado actual de pantalla a disco duro STR Guardar el estado actual de pantalla a memoria RAM Sustained T3 Si la memoria cach es de tipo Pipeline Burst, seleccionando ENABLED se permite Write una escritura sostenida durante tres ciclos de reloj con buses de 66MHz y 75MHz. Este apartado slo es vlido en equipos con dos disqueteras. ENABLED asigna a la Swap Floppy Drive unidad B la letra A y viceversa. Con el chipset SIS5597, selecciona la funcin que realiza el botn de encendido DETURBO reduce la velocidad del procesador el sistema entra en modo SUSPEND BREAK Switch Function el sistema entra en modo SUSPEND y para retornar hay BREAK/WAKE que pulsar de nuevo el botn SYNC SRAM Support Si se instala memoria cach sncrona, aqu podemos especificar si la cach es sncrona estndar (STANDARD) o de tipo continuo (PIPELINED).

Synchronous AT Clock

La velocidad del reloj sncrono del bus AT es la velocidad a la cual el procesador se comunica con el bus AT de expansin. La velocidad es una fraccin de CLK, la velocidad del bus del procesador. Si un perifrico tiene problemas de velocidad, probar a cambiar a una velocidad menor (de CLK/3 a CLK/4). ENABLED permite copiar a memoria cach la ROM BIOS del sistema en la direccin F0000h-FFFFFh, aumentando as las prestaciones. Sin embargo, si un programa escribe en este rea se puede producir un error..

System BIOS cacheable

T
El punto de muestra Tag puede estar en el primer ciclo T2 (con 0 estados de Tag Compare Wait espera) o en el segundo ciclo T2 (con 1 estado de espera). La operacin TAG con 0 States estados de espera requiere una memoria cach de 12 nanosegundos o ms rpida. Tag Option Selecciona un CACHE TAG RAM de 7 bits con un bit DIRTY, o un TAG de 8 bits. El sistema usa TAG BITS para determinar el estado de los datos en la cache. El Tag RAM Size valor de este campo debe coincidir con las especificaciones de los chips de TAG RAM instalados La controladora de cach soporta dos mtodos para determinar el estado de datos Tag/Dirty en la cach. SEPARATE separa la seal TAG de la seal DIRTY. COMBINE implement combina las dos seales en una seal nica de 8 bits (si se selecciona 7 bits en la anterior) o 9 bits ( si se seleccionan 8 bits en la anterior). Throttle Duty Cycle Cuando el sistema entra en modo DOZE, el reloj del procesador corre slo parte del tiempo. Aqu se puede seleccionar el porcentaje de ese tiempo. El formato es de tipo 24 horas. Por ejemplo, 1 de la tarde es 13:00:00. Ir al campo Time deseado utilizando el cursor. Pulsar PgUp (RePag) o PgDn (AvPag) para cambiar el valor, o escribir el valor deseado Permite forzar el bus del procesador (66 o 100MHz) entre un 2'5% y un 5%. No todas las placas lo soportan, pero hay que tener en cuenta que supone forzar el Turbo Frequency procesador. Si funciona supone un incremento importante de prestaciones sin los tpicos excesos de buses como 75, 83, 112 o 133MHz. Es como habilitar el bus de 100MHz con un procesador con bus de 100MHz. ENABLED acorta los ciclos de comienzo y aumenta las prestaciones en equipos sin Turbo Read memoria cach, equipos con bus de 50 o 60 MHz o equipos con un slo banco de Leadoff memoria RAM de tipo EDO. Cuando est ENABLED el rango de memoria de A_0000 a B_0000 se utiliza para Turbo VGA (0 WS ciertos rasgos de aceleracin. Estos rasgos no afectan a resoluciones superiores a at A/B) VGA, y adems estos rangos son utilizados por juegos como DOOM. Turn-Around Cuando est ENABLED, el Chipset inserta un ciclo de reloj extra al retorno de los Insertion ciclos de memoria BACK-TO-BACK. Consultar la documentacin del perifrico de infrarrojos para seleccionar el valor TxD, RxD Active adecuado para las seales TxD y RxD Typematic Rate Cuando est ENABLED, se puede seleccionar el nmero de veces por segundo que (Chars/Sec) se repite el carcter de una tecla pulsada. Cuando est DISABLED, los valores anteriores no se aplican y las teclas repiten Typematic Rate con la frecuencia marcada por la controladora de teclado del sistema. Cuando est Setting ENABLED, se puede seleccionar el retraso y la frecuencia de repeticin

U
Selecciona el modo de operacin del segundo puerto en serie (COM) Normal Puerto serie RS-232C IrDA SIR Puerto serie de infrarrojos compatible IrDA IrDA MIR Puerto de infrarrojos 1 MB/sec IrDA FIR Puerto de infrarrojos estndar rpido Sharp IR Transmisin de datos a 4-Mb/s Ver modo de la UART2

UART 2 Mode

UR2 Mode

Seleccionar ENABLED si el equipo tiene una controladora de Puerto Serie Universal (USB) y existen dispositivos USB. USB Keyboard Seleccionar ENABLED si el equipo tiene una controladora de Puerto Serie Universal Support (USB) y hay un teclado USB instalado. Seleccionar la cantidad mnima de tiempo, en ciclos del reloj PCI, que la USB Latency controladora USB puede ocupar el bus PCI. Un valor menor mejora las prestaciones Time (PCI CLK) del equipo. Debe consultarse la documentacin del perifrico de infrarrojos para fijar los valores Use IR Pins correctos para las seales TxD y RxD Used Mem base Selecciona la direccin base para el rea de memoria usada por cualquier perifrico addr que requiera memoria alta (de 640 KB a 1 MB). Selecciona la longitud del rea de memoria especificada en el apartado anterior. Used Mem Length Este valor no aparece si no se especifica una direccin base. Cuando la cache de la memoria de vdeo se configura para el modo USWC, USWC Write Post seleccionar ENABLED para una cach en modo WRITE-BACK. USB Controller

V
VGA Active Monitor VGA Frame Buffer Cuando est ENABLED, cualquier actividad de vdeo reinicia el temporizador para el modo STANDBY Cuando est ENABLED, se implementa un buffer fijo de vdeo entre A000h y BFFFh y tambin se implementa un buffer de escritura de procesador al bus PCI. Si est ENABLED, el rango de memoria VGA de A_0000 a B_0000 usa una serie VGA Performance especial de rasgos de aceleracin. Estos rasgos no tienen valor en modos de vdeo Mode ms all del estndar VGA, modos tpicos de WINDOWS, OS/2, UNIX, etc. Esta rea de memoria es muy utilizada por juegos como DOOM. VGA Shared Especifica el tamao de la memoria del sistema que se asigna a memoria de vdeo, Memory Size de 512 KB a 4 MB. Selecciona el tipo del subsistema primario de video del ordenador. la BIOS suele detectar automticamente el tipo correcto. La BIOS soporta un subsistema secundario de vdeo, pero no se selecciona en la BIOS. Enhanced Graphics Adapter / Video Graphics Array. Para EGA/VGA Video adaptadores de monitor EGA, VGA, SEGA, SVGA o PGA. CGA 40 Adaptadora grfica en color, en modo de 40 columnas CGA 80 Adaptadora grfica en color, en modo de 80 columnas MONO Adaptador monocromo, incluyendo los de alta resolucin Si se selecciona ENABLED se permite copiar en cach la BIOS ROM de vdeo en la Video BIOS direccin C0000h a C7FFFh, aumentando as las prestaciones grficas. Pero si un Cacheable programa escribe en este rea se pueden producir errores Video Buffer Cuando est ENABLED, la BIOS de vdeo (en la direccin C0000h a C7FFFh) se Cacheable copia a la cach Cuando est ENABLED, cualquier actividad de vdeo anula el modo de ahorro de Video Detection energa o pone a cero el temporizador de inactividad. Seleccionar modo UC (no copiar a cache) o modo USWC (no copiar a cach, combinar escritura especulativa). USWC puede mejorar las prestaciones cuando se accede al buffer de memoria de vdeo. Selecciona el modo en que se apaga el monitor al pasar de ahorro medio a ahorro Video Off After mximo de energa. Video Off Method Determina la manera en que se apaga el monitor El sistema apaga los puertos de sincronizacin vertical y V/H SYNC+Blank horizontal y no escribe datos al buffer de vdeo. DPMS Support Seleccionar esta opcin si el monitor soporta el estndar Display Power Management Signaling (DPMS) VESA. Se debe utilizar el software suministrado para el sistema de vdeo para seleccionar los valores adecuados. Video Memory Cache Mode

Blank Screen El sistema no escribe datos Selecciona los modos de ahorro de energa cuando se apaga el monitor: Always On El monitor permanece encendido Suspend --> Off Monitor queda en blanco en el modo SUSPEND. Video Off Option Susp, Stby --> Off Monitor queda en blanco en el modo SUSPEND y STANDBY El monitor queda en blanco en todos los modos de ahorro de All Modes --> Off energa.

Video RAM Cacheable

Virus Warning

Seleccionar ENABLED para permitir que se copie a cach la BIOS ROM de vdeo en la direccin C0000h a C7FFFh, aumentando as las prestaciones grficas. Pero, si un programa escribe a esta rea de memoria se producir un error de memoria Cuando est ENABLED, se recibe un mensaje de aviso si un programa (especialmente un virus) intenta rescribir el sector de arranque o la tabla de particin del disco duro. Entonces debe ejecutarse un programa anti-virus NOTA: Muchos programas de diagnstico que acceden al sector de arranque pueden disparar este mensaje. En tal caso, conviene desactivar el aviso. Desactivar esta opcin para instalar WINDOWS 95.

W
Wake Up Event in Habilita las interrupciones (IRQ) deseadas para despertar el sistema de un estado de Inactive Mode ahorro reducido de energa. Se puede activar o desactivar la monitorizacin de cada IRQ para que despierten o no el sistema de un modo de ahorro de energa DOZE o STANDBY. Wake Up Events Por ejemplo, si se tienen un MODEM en la IRQ3, puede utilizarse esa IRQ como desactivador del modo de ahorro para que el sistema reciba el mensaje. El dispositivo desactivador por defecto es el teclado. Programa una seal acstica o un reset cuando el programa que se monitoriza no Watch Dog Timer responde de manera adecuada. WAVE2 DMA Selecciona un canal DMA para el dispositivo WAVE2. Select WAVE2 IRQ Selecciona una interrupcin (IRQ) para el dispositivo WAVE2. Select WDT Active Time Selecciona el periodo de control de Watch Dog. WDT Selecciona el puerto I/O de Watch Dog. Configuration Port WDT Time Out Selecciona la respuesta de Watch Dog. Active For Este apartado controla el rasgo de unin de datos para los ciclos del buffer. Cuando est ENABLED ,la controladora comprueba las ocho seales de habilitacin del Word Merge procesador para determinar si los datos ledos del bus PCI por el procesador pueden ser unidos. Write CAS# Pulse El diseador del equipo debe establecer el nmero de ciclos del procesador que la Width seal CAS permanece asignada durante una operacin de lectura de memoria RAM.

X Y Z
ZZ Active in Suspend Cuando est ENABLED, la seal ZZ est activa durante el modo SUSPEND.

A continuacin se detalla la lista completa de codigos de chequoe muy utiles para el anlisis de fallas cuando la Bios se encuentra realizando la lista de verificacin del sistema al encender por primera ves la computadora.
LISTA DE CODIGOS POST Intel Motherboards (AMI BIOS FX)

La siguiente lista de errors de codigos son usados en la mayoria de las motherboars Intel con chips AMI BIOS FX. Todos los errores de codigos son mostrados en formato de numeros hexadecimales.
Descripcin de codigos: 00h 00h 02h Give con trol to BIOS ROM in Flash - exe cute boot. Exe cute BIOS boot se quence. Dis able in ter nal cache. Key board con trol ler test.

08h
0Dh 0Dh 0Eh

Dis able DMA con trol ler #1, #2. Dis able in ter rupt con trol ler #1, #2.
Re set video dis play. Check for sig na ture of manu fac tur ing com pany. If de fault jumper is set, go to Load CMOS De fault. Check the va lid ity of CMOS - if there is any thing wrong or invalid, force to de fault.

0Fh
10h 10h 10h 13h 15h 1Bh 20h 23h 23h 24h 25h 28h 29h

Load de fault CMOS set tings.


Clear er ror reg is ter, clear CMOS pend ing in ter rupt, check and set clock rate, check and set base mem ory size 512 KB of 640 KB. If base mem ory size is 640 KB, al lo cate ex tended BIOS data area (EBDA) - oth er wise, cal cu late the EBDA. Set up over lay en vi ron ment. Up date setup Flags with cur rent op er at ing en vi ron ment. Ini tial ize in ter rupt vec tor point ing to the er ror han dlers, Up date setup Flags in EBDA. Ini tial ize CMOS point ers in EBDA. Pro gram all chipset reg is ters. Ini tial ize sys tem timer. Go to real mem ory base 64 KB test. 16 Kb base RAM test. Hook made avail able prior to ini tial iz ing the in ter rupt vec tor ta ble. Set up in ter rupt vec tors. Ini tial ize and load in ter rupt vec tors. Video rows ini tiali za tion. Set mono chrome mode. Set color dis play color mode set.

2Ah 2Bh 2Ch 2Dh 2Eh 2Fh 30h 31h 32h 34h 36h 37h 39h 40h 43h 4Fh

52h 61h 62h 65h 66h 67h 80h 80h 81h 82h 83h 88h 8Ch 8Fh 92h 96h 97h 98h 9Ah 9Dh A0h A0h A1h

Clear par ity status if any. Ini tiali za tion re quired in ter nal to some chipset be fore video ini tiali za tion. Cus tom video ini tiali za tion. Test op tional video ROM. Ini tial ize reg is ters in ter nal to chipset af ter video ini tiali za tion. Check for video ROM. Dis play mem ory read/write test. Test video hori zon tal and ver ti cal trac ing. Dis play video mem ory read/write test. Test video hori zon tal and ver ti cal trac ing - Beep if no video con trol ler in stalled. Check for MDA. Set up video con figu ra tion (col umn x row). Dis play copy right mes sage. Ini tial ize mes sag ing serv ices. Clear the screen. Dis play the first screen sign- on. Up date screen pointer. Dis play setup mes sage. Dis play key board sign- on. Dis play mouse sign- on. Mem ory test start ing seg ment at 00000h. Cal cu late the mem ory size left to be tested. Dis able cach ing, etc. Check if the sys tem mem ory size is larger than zero. Test and ini tial ize to zero all DRAM. Re- map mem ory par ti tion if nec es sary. Test one Mb of mem ory. Up date coun ter on screen. Re peat mem ory test for each MB of mem ory un til done. Chipset Ad just Mem ory Size - Ad just any base of ex tended mem ory size be cause of chipset. Test DMA mas ter page reg is ters. Test DMA slave page reg is ters. Pro gram DMA con trol lers. Clear DMA write con trol reg is ters. Un mask timer and NMI. Up date mas ter mask reg ister. Run key board de tec tion. Run mouse de tec tion. Read in ter rupt mask - setup disk ette ISR, #2, key board, and timer. 8042 in ter face test - En able key board in ter rupt if key board is de tected. En able in ter rupt. Check and set key board lock bit. Floppy unit ini tiali za tion - Floppy con trol ler and data setup. Set up in ter face be tween the BIOS POST and the de vice ini tiali za tion man age ment (DIM). Read in ter rupt mask. Un mask floppy in ter rupt. Setup floppy con trol ler and data setup. Set up COM port and LPT port ti me out val ues. Dis play wait mes sage if setup key is pressed. Clear to bot tom of the screen - Per form chipset ini tiali za tion re quired be fore op tion ROM scans. Give con trol to ROM in Flash. Verify and give con trol to op tional ROM. Per form any chipset ini tiali za tion re quired af ter op tion ROM scans - give con trol to ROM in Flash. Adds MP en tries for buses, I/O APIC, I/O INTRs, and LINTs. Timer data area ini tiali za tion - set time and date. Set up printer base ad dresses. En able in ter nal cache. Set COM base ad dresses - key board stuck key check.

A2h A3h A6h A7h Abh Ach Adh Adh Aeh Afh B0h B1h B3h B4h BBh

BBh

D0h D1h D2h D3h D4h D5h D6h D7h D8h D9h Dah DBh DDh Deh DFh E0h E1h E1h E1h E1h

Re set float ing point unit. Log and dis play POST er rors if any. Check if manu fac tur ing mode - if there are POST errors, dis play setup key and boot key op tions. Call Setup pro gram if setup was re quested. Load and wait for the valid pass word - un mask INT- 0A re di rec tion. Cus tom float ing point unit ini tiali za tion. Ini tial ize in ter nal float ing point unit. Up date CMOS with float ing point unit pres ence. A fa tal er ror re sults in a con tinu ous echo of DEAD to port 80h - echo DE (wait 1 sec.), echo AD] (wait 1 sec.). Set type- matic rate. Read key board ID. Proc ess POST er rors. Test cache mem ory. Set up dis play mode (40x25, 80x25). Jump to Pre OS (pre- operating sys tem) mod ule. Per form work be fore reg is ters and cir cu lar key board buffer are cleared just prior to INT 19h. Re ini tial ize mes sage serv ices. Ini tial ize APM. Per form post SMI ini tiali za tion. Cir cum vents EMM386s at tempts to util ize the lower 32 KB area base. Fix CMOS Read and CMOS Write so that every call does not set NMI off. Shadow prod uct in for ma tion in the com pati bil ity seg ment. Give a beep for boot. Han dle chipset spe cific ma nipu la tion be fore boot. Check key board for data be fore MP ma nipu la tion. Ini tial ize DS, ES, GS, and FS. Check if key board sys tem bit is set. Check whether a hard or soft re set has oc curred. Power on ini tiali za tion - Ini tial ize spe cial chipsets in power on/hard re set. Check cache size and type, write re served cache size in for ma tion to CMOS, de ter mine proc es sor speed (op tional). Dis able NMI re port ing. Re set video adapter. If the mi cro proc es sor is in pro tected mode, load GDT 4G seg ment Chipset Pre Init(), Dis able L1 and L2 cache, per form any ini tiali za tion re quired be fore the main chipset con figu ra tion is done. Sys tem va lid ity check. Cal cu late check sum. Pro vides abil ity to do any spe cial chipset ini tiali za tion re quired be fore key board con trol ler test ing can be gin. Flush the key board in put buffer. Is sue key board BAT com mand. Re trieve 8042 KBC out put buffer. If key board ini tiali za tion failed, dis play er ror mes sage and halt. Pro vide abil ity to do any spe cial chipset ini tiali za tion af ter KBC test. Ini tial ize key board con trol ler com mand byte. A fa tal er ror re sults in a con tinu ous echo of DEAD to port 80h - echo DE (wait 1 sec.), echo AD (wait 1 sec). Dis able mas ter/slave DMA con trol lers. Ini tial ize mas ter/slave pro gram ma ble in ter rupt con trol lers. Chipset Init - Pre set any de faults needed to chipset reg is ters. Start the re fresh timer(s) run ning. Size all L2/L3 Cache (if pres ent/re quired). Detect EDO mem ory mod ule (SIMM or DIMM).

E1h E1h E1h E1h E2h E3h E4h E5h E6h E7h E8h E8h E9h Eah Ebh Ebh Ech Edh F0h F1h F2h F3h F4h F5h

Size mem ory par ti tion bounda ries. Disable all mem ory holes. The 512- 640 KB must be DRAM mapped. Gate A20 must be set and left set for POST. Ini tial ize timer chan nel 2 for speaker. Ini tial ize timer chan nel 0 for sys tem timer. Clear pend ing par ity er rors - dis able and clear par ity, re ac ti vate par ity. En ter flat mode. Test the first 2 MB of sys tem mem ory. Get mini mum mem ory par ti tion size and test mem ory. Re map DIMMs if fail ure de tected and re map ping sup ported. Dis play er ror mes sage and halt if re map ping not sup ported. Af ter mem ory test, clear pend ing par ity er rors. Dis able and clear par ity, set bits to re ac ti vate par ity. Set up stack for POST, en able en hanced POST, shadow FE00h block. Look for the lo ca tion of dis patcher in the pack ing list. Call de com pres sion dis patcher Init func tion. Make F000h DRAM R/W en abled, force use of EDI. Ac tively dis patch BIOS. Ini tial ize I/O cards in slots. En able ex tended NMI sources. Test ex tended NMI sources. Dis play EISA er ror mes sage if any. Get key board con trol ler ven dor, pro gram the key board con troller. En able ex tended NMI sources. Ini tial ize mouse.

AMI WinBIOS

La siguiente es una lista de errors de codigo para chips AMI WIN BIOS. Todos los errores de codigos son mostrados en formato de numeros hexadecimales.
Descripcin de codigos: 01 02 03 05 06 07 08 09 0A 0B 0C Proc es sor reg is ter test about to start; dis able NMI next. NMI is dis abled; power on de lay start ing. Power on de lay com plete (to check soft re set/power- on). Soft re set/power- on de ter mined; go ing to en able ROM (i.e., dis able shadow RAM, cache if any). ROM is en abled; cal cu lat ing ROM BIOS check sum. ROM BIOS check sum passed; CMOS shut down reg is ter test next. CMOS shut down reg is ter test done; CMOS check sum cal cu la tion next. CMOS check sum cal cu la tion done; CMOS diag. byte writ ten; CMOS init. to be gin (if INIT CMOS IN EVERY BOOT is set). CMOS init. done (if any); CMOS status reg is ter to init. date/time next. CMOS status reg is ter init. done; any init. be fore key board BAT next. KB con trol ler I/B free; is sue BAT com mand to key board con trol ler next.

0D 0E 0F 10 11 12 13 14 15 19 1A 20 21 22 23 24 25 26 27 28 2A 2B 2C 2D 2E 2F 30 31 32 34 37

BAT com mand to key board con trol ler is sued; ver ify BAT com mand next. Key board con trol ler BAT re sult veri fied; any init. af ter KB con troller BAT next. Init. af ter KB con trol ler BAT done; KB com mand byte to be writ ten next. Key board con trol ler com mand byte writ ten; is sue pin- 23,24 block ing/ un block ing com mand next. Key board con trol ler pin- 23,24 is blocked/un blocked; check press ing of <INS> key dur ing power- on next. Check ing for press ing of <INS> key dur ing power- on done; dis able DMA and In ter rupt con trol lers next. DMA con trol ler #1 and #2 and in ter rupt con trol ler #1 and #2 dis abled; video dis play is dis abled and port B is ini tial ized; chipset init./auto mem ory de tec tion next. Chipset init./auto mem ory de tec tion over; un com press the POST code if com pressed BIOS next. POST code un com pressed; 8254 timer test next. 8254 timer test over; start mem ory re fresh test next. Mem ory re fresh line is tog gling; check 15 micro- second ON/OFF time next. Mem ory re fresh pe riod 30 mi cro sec ond test com plete; base 64K mem -ory/ ad dress line test next. Ad dress line test passed; tog gle par ity next. Tog gle par ity over; se quen tial data R/W test on base 64K mem ory next. Base 64K se quen tial data R/W test passed; set BIOS stack and setup be fore In ter rupt vec tor init. next. Setup re quired be fore vec tor init. com plete; In ter rupt vec tor init. next. In ter rupt vec tor init. done; read In put port of 8042 for turbo switch (if any) and clear pass word if POST diag. switch is ON next. In put port of 8042 is read; init. global data for turbo switch next. Global data init. for turbo switch is over; any init. be fore set ting video mode next. Ini tiali za tion be fore set ting video mode com plete; mono chrome and color mode set ting next. Mono chrome and color mode set ting done; tog gle par ity be fore op tional ROM test next. Tog gle par ity over; give con trol for any setup re quired be fore op tional video ROM check next. Proc ess ing be fore video ROM con trol done; look for op tional video ROM and give con trol next. Op tional video ROM con trol done; give con trol to do any procesing af ter video ROM re turns con trol next. Re turn from proc ess ing af ter the video ROM con trol; if EGA/VGA not found, then do dis play mem ory R/W test. EGA/VGA not found; dis play mem ory R/W test next. Dis play mem ory R/W test passed; look for the re trace check ing next. Dis play mem ory R/W test or re trace check ing failed; al ter nate dis play mem ory R/W test next. Al ter nate dis play mem ory R/W test passed; look for the al ter nate dis play re trace check ing next. Video dis play check ing over; set dis play mode next. Dis play mode set; dis play the power on mes sage next.

39 3B 40 42 43 44 45 46 47 48 49 4B 4C 4D 4E 4F 50 51 52 53 54 57 58 59 60 62 65 66 67 80

New cur sor po si tion read and saved; dis play the Hit <DEL> mes sage next. Hit <DEL> mes sage dis played; start vir tual mode mem ory test next. Go ing to pre pare the de scrip tor ta bles. De scrip tor ta bles pre pared; en ter in vir tual mode for mem ory test next. En tered in the vir tual mode; en able in ter rupts for di ag nos tics mode next. In ter rupts en abled (if diag. switch ON); init. data to check mem ory wrap around at 0:0 next. Data ini tial ized; check for mem ory wrap around at 0:0 and find to tal sys tem mem ory size next. Mem ory wrap around test done; mem ory size calc. over; write pat terns to test mem ory next. Pat tern to be tested writ ten in ex tended mem ory; write pat terns in base 640K mem ory next. Pat terns writ ten in base mem ory; de ter mine amount of mem ory be low 1Mb next. Amount of mem ory be low 1Mb found and veri fied; de ter mine amount of mem ory above 1Mb next. Amount of mem ory above 1Mb found and veri fied; check for soft re set and clear mem ory be low 1Mb for soft re set next (if power on, go to POST # 4Eh). Mem ory be low 1Mb cleared (SOFT RE SET); clear mem ory above 1Mb next. Mem ory above 1Mb cleared (SOFT RE SET); save the mem ory size next (go to POST # 52h). Mem ory test started (NOT SOFT RE SET); dis play the first 64K mem ory size next. Mem ory size dis play started (will be up dated dur ing mem ory test); se quen tial and ran dom mem ory test next. Mem ory test ing/init. be low 1Mb com plete; ad just dis played mem ory size for re lo ca tion/shadow next. Mem ory size dis play ad justed due to re lo ca tion/shadow; mem ory test above 1Mb next. Mem ory test ing/init. above 1Mb com plete; save mem ory size in for ma tion next. Mem ory size in for ma tion is saved; CPU reg is ters are saved; en ter real mode next. Shut down suc cess ful, CPU in real mode; dis able gate A20 line next. A20 ad dress line dis able suc cess ful; ad just mem ory size de pend ing on reloca tion/shadow next. Mem ory size ad justed for re lo ca tion/shadow; clear Hit <DEL> mes sage next. Hit <DEL> mes sage cleared; <WAIT...> mes sage dis played; start DMA and in ter rupt con trol ler test next. DMA page reg is ter test passed; DMA #1 base reg is ter test next. DMA #1 base reg is ter test passed; DMA #2 base reg is ter test next. DMA #2 base reg is ter test passed; pro gram DMA unit 1 and 2 next. DMA unit 1 and 2 pro gram ming over; init. 8259 in ter rupt con troller next. 8259 init. over; start key board test next. Key board test started, clear ing out put buffer, check ing for stuck key;

81 82 83 84 85 86 87 88 89 8B 8C 8D 8E 8F 91 94 96 97 98 99 9A 9B 9C 9D 9E 9F A0 A1 A2 A3 A4 A5

is sue key board re set com mand next. Key board re set er ror/stuck key found; is sue key board con trol ler in terface test com mand next. Key board con trol ler in ter face test over; write com mand byte and init. circular buffer next. Com mand byte writ ten, global data init done; check for lock- key next. Lock- key check over; check for mem ory size mis match with CMOS Mem ory size check done; dis play soft er ror and check for pass word or by pass setup next. Pass word checked; po gram ming be fore setup next. Pro gram ming be fore setup com plete; un com press SETUP code and exe cute CMOS setup next. Re turned from CMOS setup pro gram and screen is cleared; pro gram -ming after setup next. Pro gram ming af ter setup com plete; dis play power on screen message next. First screen mes sage dis played; <WAIT...> mes sage dis played; main and video BIOS shadow next. Main and video BIOS shadow suc cess ful; setup op tions pro gram ming after CMOS setup next. Setup op tions are pro grammed; mouse check and init. next. Mouse check and init. com plete; hard disk con troller re set next. Hard disk con trol ler re set done; floppy setup next. Floppy setup com plete; hard disk setup next. Hard disk setup com plete; set base and ex tended mem ory size next. Mem ory size ad justed due to mouse sup port, hard disk type- 47; any init. be fore C800 op tional ROM con trol next. Any init be fore C800 op tional ROM con trol over; op tional ROM check and con trol next. Op tional ROM con trol done; give con trol to do any re quired proc ess ing after op tional ROM re turns con trol next. Any init. re quired af ter op tional ROM test over; setup timer data area and printer base ad dress next. Re turn af ter set ting timer and printer base ad dress; set RS- 232 base address next. Re turned af ter RS- 232 base ad dress; any init. be fore co proc es sor test next. Re quired init. be fore co proc es sor test over; init. co proc es sor next. Co proce sor ini tial ized; any init. af ter co proc es sor test next. Init. af ter co proc es sor test com plete; check ex tended key board, key board ID and Num Lock next. Ex tended key board check done, ID flag set, Num Lock on/off; is sue key board ID com mand next. Key board ID com mand is sued; re set key board ID flag next. Key board ID flag re set; cache mem ory test next. Cache mem ory test over; dis play any soft er rors next. Soft er ror dis play com plete; set the key board type matic rate next. Key board type matic rate set; pro gram mem ory wait states next. Mem ory wait states pro gram ming over; clear the screen and en able parity/NMI next.

A7 A8 A9 AA B0 B1 00

NMI and par ity en abled; any init. re quired be fore giv ing con trol to optional ROM at E000 next. Init. be fore E000 ROM con trol over; E000 ROM to get con trol next. Returned from E000 ROM con trol; any init. re quired af ter E000 op tional ROM con trol next. Init. after E000 op tional ROM con trol over; dis play sys tem configu ra tion next. System con figu ra tion dis played; un com press SETUP code for hot- key setup next. Un com press ing of SETUP code com plete; copy any code to spe cific area next. Copying of code to spe cific area done; give con trol to INT 19h boot loader next.

AMI EISA BIOS

Los cdigos para AMI EISA BIOS son idnticos a los de Win BIOS con las siguientes excepciones. Todos los errores de cdigos son mostrados en formato de nmeros hexadecimales.
Descripcin de codigo: F0 F1 F2 F3 F4 Ini tiali za tion of I/O cards in slots in prog ress. Ex tended NMI sources ena bling in prog ress. Ex tended NMI test in prog ress. Dis play any slot init. er ror mes sages Ex tended NMI sources ena bling in prog ress.

Award ISA/EISA BIOS Ver. 4.x

La siguiente lista de errores de cdigo son usados para Award ISA/EISA BIOS versin 4.x. Todos los errores de cdigos son mostrados en formato de nmeros hexadecimales.

Nota
Los cdigos POST EISA pueden ser enviados al Puerto 300h. Si una falla ocurre durante el POST en el test 6 a travs de FF, el sistema se mantendr fuera colocando la secuencia de POST encontrando el puerto. Un mensaje normal de error puede ser mostrado en la pantalla cuando el video este disponible. Descripcin de cdigo :

01 02 03 04 05

Proc es sor test #1; Proc es sor status veri fi ca tion; In fi nite loop if test fails Test all CPU reg is ters Cal cu late BIOS check sum Test CMOS RAM in ter face and ver ify bat tery power status Ini tial ize chips: DMA, co proc es sor, timer, page reg is ters; ini tial ize EISA ex tended reg is ters 06 Test mem ory re fresh tog gle 07 Set up low mem ory, run OEM chipset ini tiali za tion rou tines, clear par ity, test lower 256K mem ory and par ity 08 Setup in ter rupt vec tor ta ble 09 Test CMOS RAM check sum and load de faults if er ror de tected 0A Ini tial ize key board and set num lock 0B Ini tial ize video in ter face ac cord ing to CMOS 0C Test video mem ory and dis play screen sign- on 0D OEM spe cific ini tial ize spe cial chipset and cache con trol ler 0F Test DMA con trol ler 0 10 Test DMA con trol ler 1 11 Test DMA page reg is ters 14 Test 8254 timer 15 Verify 8259 in ter rupt con troller chan nel 1 16 Verify 8259 in ter rupt con troller chan nel 2 17 Test stuck 8259 in ter rupt bits 18 Test 8259 func tion al ity 19 Test stuck NMI 1F Set EISA mode check EISA con figu ra tion mem ory check sum 20 Ini tial ize and en able EISA slot 0 (sys tem board) 21- 2F Ini tial ize and en able EISA slots 1 - 15 30 Size base mem ory from 256K to 640K and ver ify in teg rity 31 Test ex tended mem ory above 1 Mb 32 If EISA mode flag is set, test EISA mem ory on bus 3C Ver ify CPU can en ter and exit pro tected mode 3D De tect mouse and ini tialize 3E Ini tial ize cache con trol ler ac cord ing to CMOS 3F Enable shadow RAM ac cord ing to CMOS setup 41 Ini tial ize floppy disk drive con trol ler and drives 42 Ini tial ize hard disk drive con trol ler and drives 43 De tect and ini tial ize se rial ports 44 De tect and ini tial ize par al lel ports 45 De tect and ini tial ize co proc es sor 46 Print the setup mes sage and en able setup 47 Set speed for boot- up pro cess 4E Re boot if manu fac tur ing POST LOOP pin is set 4F Pass word check 50 Write all CMOS RAM val ues back to CMOS RAM and clear screen 51 Pre boot en able NMI, par ity and cache 52 Ini tial ize any op tion ROMs avail able 53 Ini tial ize time value at ad dress 40 of BIOS RAM area 63 Boot at tempt: set low stack and boot by call ing INT 19 B0 Spu ri ous in ter rupt oc curred in pro tected mode B1 Un claimed NMI: dis play Press F1 to dis able NMI, F2 to boot

BF C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 FF

Program chipset: called by POST 7 from CT ta ble OEM spe cific turn on/off cache OEM spe cific test for mem ory pres ence and size on- board mem ory OEM spe cific ini tial ize board and turn on shadow and cache OEM spe cific turn on ex tended mem ory DRAM se lect and initial ize RAM OEM spe cific han dle dis play/video switch to pre vent er rors OEM spe cific fast gate A20 han dling OEM spe cific cache rou tine for set ting re gions OEM spe cific shadow video/sys tem BIOS af ter mem ory test OEM spe cific han dle spe cial speed switch ing OEM spe cific han dle nor mal shadow RAM op era tions Boot up se quence or dis play no boot de vice avail able

Phoenix BIOS 1994 en adelante

La siguiente es una lista de errores de cdigo para chips Phoenix BIOS de 1994 en adelante. Todos los errores de cdigos son mostrados en formato de nmeros hexadecimales.

Descripcin de cdigos : 02 04 06 08 09 0A 0C 0E 0F 10 11 12 13 14 16 18 19 1A 1C 20 22 24 26 Verify Real Mode. Get CPU type. CPUID func tion call. Ini tial ize sys tem hard ware. Ini tial ize chipset reg is ter with ini tial POST value. Set in POST flag. Ini tial ize CPU reg ister. Ini tial ize cache to ini tial POST val ues. Ini tial ize I/O CPU reg ister. Ini tial ize the lo cal bus IDE. Ini tial ize Power Man age ment. Load al ter nate reg is ters with Ini tial POST val ues. Re store CPU con trol word dur ing warm boot. Ini tial ize PCI Bus Mas ter ing de vices. Ini tial ize key board con troller. Ini tial ize cache be fore mem ory auto size. 8254 timer ini tiali za tion. Check ad dress lines. 8237 DMA con trol ler ini tiali za tion. Re set pro gram ma ble In ter rupt con troller. Test DRAM re fresh. Test 8042 key board con troller. Set ES seg ment reg is ter to 4 GB. En able A20 line.

28 29 2A 2C 2E 2F 30 32 33 34 35 36 37 38 39 3A 3C 3D 40 42 44 46 47 48 49 4A 4B 4C 4E 50 51 52 54 56 58 5A 5B 5C 60 62 64 66 67 68 69 6A 6B 6C 6E 70 72

Auto size DRAM. Ini tial ize POST mem ory man ager. Clear 512K base RAM. RAM Fail ure on ad dress line (hex code for ad dress) RAM fail ure on data bits of low mem ory. (code of lo ca tion) En able cache be fore sys tem BIOS shadow. RAM fail ure on data bits of high byte. Test CPU bus- clock fre quency. Ini tial ize Phoe nix Dis patch Man ager. Test CMOS RAM. Ini tial ize al ter nate chipset reg is ters. Warm start shut down. Re ini tial ize the chipset. Shadow sys tem BIOS ROM. Re ini tial ize the cache. Auto size cache. Con fig ure ad vanced chipset reg is ters. Load al ter nate reg is ters with CMOS val ues. Set ini tial CPU speed. Ini tial ize in ter rupt vec tors. Ini tial ize BIOS in ter rupts. Check ROM copy right no tice. Ini tial ize man ager for PCI Op tion ROMs. Check video con figu ra tion against CMOS. Ini tial ize PCI bus and de vices. Ini tial ize all video adapt ers in sys tem. Quiet boot start (op tional). Shadow video BIOS ROM. Dis play copy right no tice. Dis play CPU type and speed. Ini tial ize EISA board. Test key board. Set key click if en abled. En able key board. Test for un ex pected in terrupts. Dis play prompt Press F2 to en ter SETUP. Dis able CPU cache. Test RAM be tween 512 to 640K. Test ex tended mem ory. Test ex tended mem ory ad dress lines. Jump to Us er Patch1. Con fig ure ad vanced cache reg is ters. Ini tial ize mul ti proc es sor APIC. En able ex ter nal and CPU cache. Setup SMM area. (Sys tem Mange ment) Dis play ex ter nal cache size. Load cus tom de faults. (op tional) Dis play shadow mes sage. Dis play non- disposable seg ments. Dis play er ror mes sages. Check for con figu ra tion er rors.

74 76 7C 7E 80 81 82 83 84 85 86 88 8A 8B 8C 8F 90 91 92 93 94 95 96 98 99 9A 9C 9D 9E 9F A0 A2 A4 A8 AA AC AE B0 B2 B4 B5 B6 B8 B9 BA BB BC BD BE BF C0

Test real- time clock. Check for key board er rors. Setup hard ware in ter rupt vec tors. Test co proc es sor if pres ent. Dis able on board I/O ports. Late POST de vice ini ti alza tion. De tect and in stall ex ter nal RS- 232 ports. Con fig ure Non MCD IDE con trol lers. De tect and in stall ex ter nal par al lel ports. Ini tial ize PC com pati ble PnP ISA de vices. Re ini tial ize on board I/O ports. Ini tial ize BIOS Data Area. Ini tial ize Ex tended BIOS Data Area. Test PS/2 mouse port and mouse. Ini tial ize floppy con troller. De ter mine Num ber of ATA drives. (Op tional) Ini tial ize hard disk con troller. Ini tial ize local- bus hard disk con troller. Jump to Us er Patch2. Build MPTABLE for multi- processor boards. Dis able A20 ad dress line. In stall CD ROM for Boot. Clear huge ES seg ment reg is ter. Search for op tion ROMs. Check for SMART drive. (Op tional) Shadow op tion ROMs. Set up Power Man age ment. Ini tial ize se cu rity en gine. En able hard ware in ter rupts. De ter mine number of ATA and SCSI drives. Set time of day. Check key lock. Ini tial ize type matic rate. Ease F2 prompt. Scan for F2 stroke. En ter SETUP. Clear in- POST flag. Check for er rors. POST done - pre pare to boot op er at ing sys tem. One beep. Ter mi nate Quiet Boot. (Op tional) Check pas word (op tion). Clear global de scrip tor ta ble. Pre pare Boot. Ini tial ize DMI pa rame ters. Ini tial ize PnP op tion ROMs. Clear par ity check ers. Dis play mul ti boot menu. Clear screen (op tion). Clear vi rus and backup re main ders. Try to boot with INT 19.

C1 C2 C3 C4 C5 C6 C7 C8 C9 D0 D2 D4 D6 D8 DA DC

Ini tial ize POST Er ror Man ager (PEM). Ini tial ize er ror log ging. Ini tial ize er ror dis play func tion. Ini tial ize sys tem er ror han dler. PnP dual CMOS. (Op tional) Ini tial ize note book dock ing. (Op tional) Ini tial ize note book dock ing late. Force check. (Op tional) Ex tended Check sum. (Op tional) In ter rupt han dler er ror. Un known in ter rupt er ror. Pend ing in ter rupt er ror. Ini tial ize op tion ROM er ror. Shut down er ror. Ex tended BLOCK Move. Shut down 10 er ror.

Nota: los siguientes cdigos son para bloque de boot en Flash ROM E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF F0 F1 F2 F3 F4 F5 F6 F7 In ti al ize Chipset. Ini tial ize the Bridge. Ini tial ize the CPU. Ini tial ize sys tem timer. Ini tial ize sys tem I/O. Check Force re cov ery boot. Check sum BIOS ROM. Go to BIOS. Set Huge seg ment. Ini tial ize Multi Proc essor. Ini tial ize OEM spe cial mode. PIC and DMA Init. Ini tial ize mem ory type. Ini tial ize mem ory size. Shadow Boot block. Sys tem mem ory test. In ter rupt vec tors. RTC Ini tiali za tion. Ini tial ize video. Ini tial ize Sys tem Man age ment Mode. Beep one beep be fore boot. Boot to mini DOS. Clear Huge Seg ment. Boot to full DOS.

5.7 Mini Gua De Procesadores y Main Board. A. Main boards compatibles con procesador Athlon xp: 1.1 GHz 2.2 GHz, bus del sistema 266 MHz y Duron 1 ghz 1.3 ghz, bus del sistema 200 Mhz.

Board PC chips M810 genrica, slot DIMM 168 pines, SDRAM, PC 100 MHz,PC 133 MHz . Board MSI KT3 ultra around, slot DIMM 184 pines, SDRAM DDR 266 MHz. B. Main boards compatibles con procesador intel pentium IV: 1.4 GHz 2.53 GHz Bus del sistema 400 MHz / 533 MHz. Board intel 850, slot RIMM 184 pines, RDRAM, PC 400 MHz, PC 600 MHZ, PC 800 MHz. Board PC chips 935, slot DIMM 168 pines, SDRAM, PC 133 MHz o slot DIMM 184 pines, SDRAM DDR 266 MHz. Board PC chips 925, slot DIMM 168 pines, SDRAM, PC 133 MHz o slot DIMM 184 pines, SDRAM DDR 266 MHz. C. Main boards compatibles con procesador intel pentium III: 650 MHz 1.33 GHz, bus del sistema 100 MHZ / 133 MHz. Board PC chip 758, slot DIMM 168 pines, SDRAM, PC 100 MHz, PC 133 MHz. Board PC chip 757, slot DIMM 168 pines, SDRAM, PC 100 MHz, PC 133 MHz. Board PC chip 756, slot DIMM 168 pines, SDRAM, PC 100 MHz, PC 133 MHz. Board PC chip 755, slot DIMM 168 pines, SDRAM, PC 100 MHz, PC 133 MHz.
DDR: Double Data Rate RDRAM: Rambus Dynamic Random Access Memory SDRAM: Synchronous Dynamic Random Access Memory FSB: Front Side Bus