1. Explique como uma pilha pode ser utilizada em uma chamada de subrotina e em uma interrupo. 2.

Indique a principal diferena entre uma interrupo e uma chamada de subrotina. 3. Quais as vantagens tericas de um processador RISC com relao a um processador CISC? Quais as desvantagens? 4. Escreva verdadeiro (V) ou falso (F) para cada afirmao seguinte: a) (v) O processador RISC possui muitos registradores para compensar a falta de operaes diretas com memria. b) (v) O clock de um processador RISC normalmente mais rpido do que o de um processador CISC da mesma poca de projeto e mesma tecnologia de fabricao. c) (v) O processador RISC executa sempre instrues em um ciclo de clock. d) (v) O processador CISC sempre mais complexo que um RISC. e) (v) Os processadores atuais tem muitas instrues e so rpidos, logo utilizam tcnicas RISC e CISC combinadas. f) ( ) A freqncia de clock mxima de um processador s depende da tecnologia de fabricao, que por sua vez indica os atrasos de cada etapa. g) ( ) O RISC mais adequado ao uso da tcnica de pipeline do que o CISC. h) ( ) Em um pipeline, todas as instrues tem que ser de um ciclo de clock. i) ( ) Um pipeline com mais estgios normalmente mais rpido do que um com menos estgios. j) ( ) No h limite para a quantidade de estgios em um processador com pipeline. k) ( ) Os compiladores atuais utilizam todas as instrues existentes em um processador para produzir cdigo mais rpido. l) ( ) O desempenho de um processador diretamente proporcional a sua freqncia de clock. m) ( ) desempenho de um processador diretamente proporcional a quantidade de ciclos por instruo. n) ( ) O CPI, nmero de ciclos por instruo mdio de um processador, pode ser menor do que um. o) ( ) Um processador com pipeline tem uma CPI maior do que um processador com a mesma ISA sem pipeline. p) ( ) Dois processadores com a mesma ISA podem executar os mesmos programas em linguagem de mquina. q) ( ) RISC possui poucos modos de endereamento. r) ( ) Um hazard de dados pode ser resolvido com uma bolha no pipeline ou com operaes NOP inseridas. s) ( ) A velocidade mdia de um pipeline diminui apenas quando ele est vazio, no comeo ou no final da execuo. t) ( ) Quando executamos um desvio, o contedo do pipeline continua vlido. u) ( ) A arquitetura Von Neumann utiliza apenas uma memria para dados e instrues. v) ( ) A arquitetura Harvard no permite a utilizao de uma nica memria externa para dados e instrues.

w) ( ) Uma bolha para (stall) todos os estgios de um pipeline. x) ( ) Todo processador RISC precisa utilizar arquitetura Harvard. y) ( ) Atualmente um dos principais fatores limitantes da freqncia de clock dos processadores a potncia eltrica exigida. z) ( ) Na tecnologia CMOS, na qual so fabricados praticamente todos os processadores modernos, a potncia eltrica diretamente proporcional a tenso de alimentao. 5. Steven Przybylski escreveu: RISC: qualquer computador anunciado aps 1985. Qual a razo deste pensamento? 6. Desenhe o diagrama de pipeline da execuo do programa abaixo. O throughput mdio do processador de 1 instruo por ciclo e a latncia de 4 ciclos. O processador possui controle de hazard por parada (stall) do pipeline. Os estgios do pipeline so busca de instruo (IF), decodificao e busca de operandos (DOF), execuo (EX) e escrita de volta (WB). Pode ocorrer uma leitura no banco de registradores no segundo semiciclo de clock em que ocorreu uma escrita. MOV R0, 5 MOV R1, R0 ADD R2, R1, R0 ADD R3, R2, R0 LD R4, R3 7. Desenhe o diagrama de tempo de execuo para a questo anterior, supondo a utilizao da CPU multiciclo estudado (com a mesma ISA da CPU ciclo nico). Quantos ciclos de clock so necessrios para executar toda a sequncia de instrues

1-Nas chamadas das sub-rotinas o endereo seguinte chamada guardada em uma pilha (stack) e o contador de programa (PC) imediatamente carregado com o endereo da rotina. Essa rotina deve conter uma instruo RET, a qual carregar o PC com o contedo do topo da pilha. Resumindo, retornar ao endereo seguinte chamada da sub-rotina. Logo aps terminar a execuo de uma instruo a uma verificao nas linhas de interrupo para ver se alguma interrupo foi sinalizada. Se foi, o hardware, automaticamente, salva os registradores da UCP na pilha do programa que estava em execuo e carrega no PC o endereo da rotina que trata da interrupo que foi sinalizada 2- A diferena principal consiste no modo de chamada. A sub-rotina possui ponto (s) predeterminado (s) no programa (instruo CALL). J as interrupes podem ser evocadas a qualquer tempo e em qualquer ponto do mesmo programa. Basta para isso estarem habilitadas. Pode at mesmo ser evocada durante a execuo de uma outra rotina de interrupo (encavalamento de rotinas). Para isso deve ser respeitado o limite da pilha (stack), sob pena de provocar um estouro (overflow) e perder os endereoes de retorno (RETI). 3- Apresentar as vantagens e desvantagens da arquitetura RISC e relao CISC. Vantagens Velocidade Devido a tecnologia pipeline os processadores RISC alcanam duas a quatro vezes a performance dos processadores CISC usando tecnologia de semicondutor equivalente e os mesmos valores de clock.

Simplicidade do Hardware Pelo fato de um processador RISC trabalhar com instrues simples, o processador utiliza de menos espao no chip, funes extras como circuito de gerenciamento de memria e unidade aritmtica armazenada num mesmo chip. Chips menores permitem que o fabricante armazenem mais dispositivos em uma nica pastilha, o que pode baixar consideravelmente o custo. Instruo de mquina simples As instrues construdas para um processador RISC so simples e pequenas o que aumenta a sua performance. Desvantagens A transio da arquitetura CISC para arquitetura RISC pode apresentar alguns problemas devido ao fato que os engenheiros de software podem ter problemas para fazer a transio do cdigo de memria de maneira correta. Qualidade do Cdigo A performance de um processador RISC depende diretamente do cdigo gerado pelo programador. No caso de um cdigo mal desenvolvido o processador pode gastar um tempo demasiado na execuo das instrues, isto faz com que a performance de uma mquina RISC dependa em grande parte da qualidade do cdigo, gerado pelo programador. Expanso do Cdigo O fato de a arquitetura CISC trabalhar com instruo nica com aes complexas e as mquinas RISC trabalharem com instruo simples a transio do cdigo pode acarretar problemas. O termo "expanso do cdigo" refere-se ao aumento de tamanho que se obtm de um programa originalmente compilado para uma mquina CISC, ter sido recompilado para uma mquina RISC. A expanso vai depender da capacidade do programador e a natureza do conjunto de instrues de mquina. Projeto de Sistema Outra desvantagem que a arquitetura RISC apresenta o fato de requerer sistema de memria rpida para alimentar suas instrues. Tipicamente sistemas baseados nesta arquitetura costumam apresentar grande quantidade de memria cache interna, conhecida como "first-level cache", o que encarece o projeto. 5.

6- 6. Desenhe o diagrama de pipeline da execuo do programa abaixo. O throughput mdio do processador de 1 instruo por ciclo e a latncia de 4 ciclos. O processador possui controle de hazard por parada (stall) do pipeline. Os estgios do pipeline so busca de instruo (IF), decodificao e busca de operandos (DOF), execuo (EX) e escrita de volta (WB). Pode ocorrer uma leitura no banco de registradores no segundo semiciclo de clock em que ocorreu uma escrita. MOV R0, 5 / MOV R1, R0 / ADD R2, R1, R0 / ADD R3, R2, R0 / LD R4, R3

MOV IF DOF EX ro,5 MOV IF DOF r1,r0 MOV IF r1,r0 ADD r2,r1,r0 ADD r2,r1,r0 ADD r3,r2,r0 ADD r3,r2,r0 LD r4,r3 LD r4,r3

WB O O WB| O WB 0 WB 0

DOF EX IF

DOF O IF

DOF EX IF

DOF 0 IF

DOF EX IF

DOF 0 IF

DOF EX WB

7. Desenhe o diagrama de tempo de execuo para a questo anterior, supondo a utilizao da CPU multiciclo estudado (com a mesma ISA da CPU ciclo nico). Quantos ciclos de clock so necessrios para executar toda a sequncia de instrues. Clock 1 2 MOV IF DOF ro,5 MOV IF r1,r0 MOV r1,r0 ADD r2,r1,r0 ADD r2,r1,r0 ADD r3,r2,r0 ADD r3,r2,r0 LD r4,r3 LD r4,r3 3 EX 4 WB 5 O WB| O WB 0 WB 0 6 7 8 9 10 11 12

DOF O IF

DOF EX IF

DOF O IF

DOF EX IF

DOF 0 IF

DOF EX IF

DOF 0 IF

DOF EX WB

12 CLOCKS cada clock demora 2,4 ns , logo o tempo total de execuo ser de : 12x 2,4 ns=28,8ns