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Chapter 15

BUILT-IN SELF-TEST
    
    

    

          
  
  

   


   
     
 
 

 
   


  

        
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Chapter 15. BUILT-IN SELF-TEST

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15.1 The Economic Case for BIST

491

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492

Chapter 15. BUILT-IN SELF-TEST

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15.1 The Economic Case for BIST

493

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Chapter 15. BUILT-IN SELF-TEST

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15.2 Random Logic BIST

495

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Chapter 15. BUILT-IN SELF-TEST

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System

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Controller

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Controller

Test
Controller

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Analyzer

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15.2 Random Logic BIST

497
TEST

Test
Controller

ROM
Reference
Signature

Hardware
Pattern
Generator

Input
MUX

Circuit-Under-Test P
(with optional
modifications)

Primary
Inputs

Output
Response
Compacter

Primary
Outputs

Comparator

Signature Good/Faulty

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Pattern
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Linear Feedback
Shift Register
Response
Compacter

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Response
Compacter

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Pattern
Generator

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BILBO2

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LFSR1
CUT2

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498

Chapter 15. BUILT-IN SELF-TEST

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Control

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15.2.3 BIST Pattern Generation

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15.2 Random Logic BIST

499

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Pseudo-Exhaustive Pattern Generation

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500

Chapter 15. BUILT-IN SELF-TEST

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D Q2

D Q3

Clock
Reset

Q1

Q2

Q3

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7
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15.2 Random Logic BIST

FiveBit
Binary
Counter
1
0 for Counter 1
1 for Counter 2
FiveBit
Binary
Counter
2

501

X1
2

X2

X3
X
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1
4
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X7
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502

Chapter 15. BUILT-IN SELF-TEST


100
90
80

% Fault Coverage

70
60
50
40
30
20
10
0

10

100

1000

Number of Random Patterns


(a) Top curve -- random pattern testing with acceptable fault coverage.
(b) Bottom curve -- unacceptable random pattern testing.

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Testability vs. Random Pattern Count

    
     

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15.2 Random Logic BIST

503

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504

Chapter 15. BUILT-IN SELF-TEST

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15.2 Random Logic BIST

505


   
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506

Chapter 15. BUILT-IN SELF-TEST


 
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15.2 Random Logic BIST

507

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508

Chapter 15. BUILT-IN SELF-TEST

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15.2 Random Logic BIST

509

 
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510

Chapter 15. BUILT-IN SELF-TEST


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X1

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1 of 4 MUX

Inversion

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Weighted Pseudo-Random Pattern Generation

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15.2 Random Logic BIST

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C

511

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C

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150
C

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C

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512

Chapter 15. BUILT-IN SELF-TEST


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15.2.4 BIST Response Compaction

 345      


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Definitions

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15.2 Random Logic BIST

513



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514

Chapter 15. BUILT-IN SELF-TEST


 
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5 

Transition Count Response Compaction


01011
11110

a
00101

11011
01110
10110
11010

11010
x1
11110
11010
00111
11110
00011
11101
x2

(a) Logic simulation of good machine and


fault a stuck-at-1.

3
1

2
2
3
3

1
3

x1

3
1

1
x2

(b) Transition counts of good and failing machines.

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LFSR for Response Compaction


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   2
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15.2 Random Logic BIST

515
5
3
Characteristic Polynomial x + x + x + 1

01010001

D Q

D Q

D Q
2
x

D Q
3
x

D Q
4
x

CLOCK
X0

X1

X2

X3

X4

4'     
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,
, B B B B
B
B , B B B
B
B B , B B
B
B B B , B
,
, B B B ,
B
, B B , B
,
, , B B ,
B
, B , , B
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B
,
B
,
B
B
B
,
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H H H,
H
H
H H H

H H
H
H H,
H
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  8

Modular LFSR Response Compaction.

516

Chapter 15. BUILT-IN SELF-TEST

hn-1
D FF
n-1
x
Xn-1

dn-2

dn-1

hn-2
D FF
n-2
x
Xn-2

h1

d1

D FF

D FF

x
X1

1
X0

d0

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      5
 
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  '
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Multiple Input Signature Register. 4 


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15.2 Random Logic BIST

517


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B
,
 B
B
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 26 
  2 H ,6  
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O


  2 H ,6  
B B    , B    26  H   26 

  2 H ,6   B B    B
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 2 H ,6
,      
 26
 26
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X0

01010
d0

D Q
1

X1
h
1

D Q
x

X2

D Q
2
x

CLOCK
d2 00010
d 10110
1
Characteristic Polynomial x 3 + x + 1

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 2 H ,6
B
  2 H ,6 
O
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 2 H ,6
B

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B ,    26  H   26 
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 26


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  $ 

  ? $          

Multiple Signature Checking.

518

Chapter 15. BUILT-IN SELF-TEST

Bounds on Aliasing

k=1

Bound for 0 <= p <= 1/2

1/2

Bound for 1/2 <= p <= 1


k=3
k = 11

1/8
0
0

1/2
p

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Aliasing Analysis

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   %./

 

5
  '  ,!  
$ 
   ' 
,  !,
2,+,<6

15.2 Random Logic BIST


Pattern
Generator
(counter)

519

Transition Counter

f = a b + b c CUT
a
f

LFSR x 3 +x 2 +1

b
QD

QD QD

 ,+!= F&%'  


   D 
5
 
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  )  )    )   #  )
  ,   
   "-./   
     )   

     
  
   )  ) 

15.2.5 Built-In Logic Block Observers

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   34D39 

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520

Chapter 15. BUILT-IN SELF-TEST

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B
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B
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,
,
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B
,
D 
BB,
,B,
BB,
B,B
B1

D1

D2

Dn-1

Dn

...
...

B2

...
SI
Clock

MUX
0
1

DQ
C

DQ
C
...

Q1

Q2

DQ
C

DQ
C

...
Qn-1

Qn

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   '


521

C
U
T
C

M
I
S
R

...

...

...

B
B
C
I
I
U
L
L
T
B
B
B
O
O
1
2
(a) Example test configuration.
...

C
U
T
A

...

L
F
S
R

...

15.2 Random Logic BIST


Mode
Mode
CUT BILBO1
BILBO2
A, C
MISR
LFSR
B
LFSR
MISR

(b) Circuit modes during test sessions.

 ,+!+ 7 8 


34D39

B1 0

D1

D2

Dn-1

Dn

...
...

B2 0

...
SI
Clock

MUX
0
1

DQ
C

DQ
C

Q1

Q2

DQ
C
...

...
Qn-1

 ,+!. F&%' 34D39    %

D Q SO
C
Qn

15.2.6 Test-Per-Clock BIST Systems

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 D      
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15.2.7 Test-Per-Scan BIST Systems

4   
  345 % 
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   1 
   
     $ 
$ $ 
  
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    $ 
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   4     8 %

522

Chapter 15. BUILT-IN SELF-TEST


B1 0

D1

D2

Dn-1

Dn

...
...

B2 1

...
SI
Clock

MUX
0
1

DQ
C

DQ
C

Q1

Q2

DQ
C
...

...
Qn-1

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B1 1

D1

D2

Dn-1

D Q SO
C
Qn

Dn

...
...

B2 0

...
SI
Clock

MUX
0
1

DQ
C

DQ
C

Q1

Q2

...

DQ
C

DQ
C

...
Qn-1

Qn

SO

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' ' 1  ,


 

      
    

15.2 Random Logic BIST


B1 1

523

D1

D2

Dn-1

Dn

...
...

B2 1

...
SI
Clock

MUX
0
1

DQ
C

DQ
C

Q1

Q2

D Q SO
C

DQ
C
...

...
Qn-1

 ,+!; F&%' 34D39  4 %


LFSR

LFSR

...

...

CUT

Qn

Shift Register

...

CUT

...

...

MISR

MISR

(a) Test-per-clock system.

(b) Large input count test-per-clock system.

 ,+=B 50'0 


%

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  $ 
  
  
 4


  
   %'   $ 
 '    
Pseudo-Random Test Pattern Generator

...

Input Phase Shifting Network

SR1

CUT

SR2

... SR
n-1
...

CUT

SR
n

MISR

 ,+=, 5L) 0'0  %

524

Chapter 15. BUILT-IN SELF-TEST


SI

LFSR

...

SO

...
MISR

Scan Register SRI

...

CUT

LFSR

SI

Scan Register SRI

...

CUT

...

...

Scan Register SRO


(a) Simple system.

MISR

SO

Scan Register SRO

(b) Alternative system.

 ,+=! 50'0 %

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  $ 
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 5
 
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 1 
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  1

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 C     
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$ O +) 


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C     )
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  5,6 
   

  F
 $
  5,6   
$    
  5         288  


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 5,6    
 ("(*   

34D39 C 5L) C F& 5F  ,

  
 G
   

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  >8  
  

15.2 Random Logic BIST

525

5 ,+. 34D39 5L)  & 5F %'


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34D39
5L) F& 5F
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B.,+=" 
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O ,BB

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O = B<.;!= ,B
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       ,
.,&%0.    

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   )
   
            

15.2.8 Circular Self-Test Path System

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   275)6 345 8
4 
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  '   ' %' 
%   
  

 
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 F
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526

Chapter 15. BUILT-IN SELF-TEST


SO

TEST
(a) Single scanned flip-flop.

MISR

... ...

...

Combinational
Logic

...

Sk - 1

Outputs

MISR

0M
U
1X

Q
DQ k

Scan

Dk

Inputs

...
...

SI

MUX
0
1

...

Scan_in/Circulate

Internal Flip-Flops
(b) Circular BIST system.

 ,+== 0 345 8


2<2>8  (.,  
  :
      ;  38   

 
   24 , (.,  )  
  3

15.2.9 Circuit Initialization

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 345   
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     >'0>'   
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 M  

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  E
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 E
  8  
 
'  
 $
345
15.2.10 Device Level BIST

4     
 345   
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2    
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 '
 
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2' ,6 *
    
       VBS 

15.2 Random Logic BIST

527

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 4' LM
 
      

   
 345
  5
 
4' LM    
       
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 3   2 7
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    345   E   ''     

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      $ 
 %
  
 345  
      $ $   
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  %
% %  
O

I
M = 0 Normal Operation
M = 1 Loop Back
M

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' ==#   $%  
   
 
  
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   ,+=/ 5
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'  

'  5
 
   
 2 7
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 CD4 
'  
 0
        $% 
    



 ' 4I9    
    
    ,+=+
SC 1

SC 2

SC N

Test
Controller

I/O

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'  
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  $ 
  345 $  


528

Chapter 15. BUILT-IN SELF-TEST


S

S
0-injection

TEST

1-injection
TEST

C2

C1

C2

C1
(b)

(a)

 ,+=. 7 '  $ B  ,


Pattern
counter

Phase
decoder

Inputs
1

gt

C1

CUT
3

ht
h

C2

Outputs

 ,+=< 5 ' 


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  345 
 

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    345       $ 
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''
 $  1  .<=#
15.2.11 Test Point Insertion

*
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15.3 Memory BIST

529

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15.3 Memory BIST

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530

Chapter 15. BUILT-IN SELF-TEST

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 %%  
  
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 07 345 G  %%  %
% 
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 D    0
A  ' 
 0E '  
 $   &  D 


15.3 Memory BIST

531

DQ
x

DQ

DQ

Q D

Q D

Q D

(a) Original LFSR.

(b) Inverse LFSR.

 ,+=" D  


  'I    
d0

d2

d1
=1

=1

d3
=1

Address
Generator
=1

>1
Error
(a) Mutual comparator.

Address/Data
Control

Control
Memory
1

Mutual
Comparator

Memory
2

Error
(b) Memory BIST with mutual comparator.

 ,+=;  %' $ %% 345

1 .< .""# 5


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   $ 
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  %
 '  %' %

   % $ 
 %%  '      %


Chapter 15. BUILT-IN SELF-TEST


Data In
n

Background
Patterns

BIST
Controller

Write Column Decoder


Row Decoder

Address Stepper

532

Memory Cell
Array

Read Column Decoder


Read-Data
Generator

Comparator

Go/No Go

n
Data Out

 ,+/B ) %% 345

5
 %
  ''' $   (  $  
  
 
     2) 6  %  % '''
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  %
  5
$  ''' 
% 
  ' 
 
%  
 345
  *  %
 345
 ) 345

15.3.2 March Test SRAM BIST

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 5
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 ' $

   F
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15.3 Memory BIST

533

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. 
   


;J 
 +*//6+,   
 

    
   


H=

534

Chapter 15. BUILT-IN SELF-TEST


Last_Address = 0
TEST = 1 /
Last_Address = 1 /
Data_Out = 0
CLEAR = 1
CLEAR = 1
START
M0
M1w Up_Address = 1
M0s
M1r
COUNT = 1
Data_In = 1
Up_Address = 1
Up_Address = 1
Last_Address = 0
COUNT = 1
WRITE = 1
COUNT = 1
Up_Address = 1
Data_In = 0
Data_In = 0
COUNT = 0
WRITE = 1
WRITE = 1
Last_Address = 1
WRITE = 0
TEST = 0
Data_Out = 1 M1rr
Data_Out = 1
CORRECT

M1ww

Data_Out = 0
Up_Address = 1 Up_Address = 1
COUNT = 0
COUNT = 0
WRITE = 0
Data_In = 1
WRITE = 1
ERROR

Data_Out = 0
Data_Out = 1
M2ww

M2rr

Data_Out = 1
M2w

Data_Out = 0

M2r

First_Address = 1 First_Address = 0
Up_Address = 0 Up_Address = 0 Up_Address = 0
Up_Address = 0
COUNT = 0
COUNT = 0
COUNT = 1
COUNT = 0
Data_In = 0
Data_In = 0
WRITE = 0
WRITE = 0
WRITE = 1
WRITE = 1

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15.3.3 SRAM BIST with MISR

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15.3 Memory BIST

535

CLOCK
B0 B1 B2 B3

6-BIT COUNTER
B4

B5

SYSTEM
ADDRESS
INPUTS
SYSTEM
READ/WRITE
INPUT

SYSTEM
DATA
INPUTS
MUX
A0 A1 A2 A3
ADDRESS
O0

MUX

READ/
D0 D1 D2 D3
WRITE
DATA
16 4 RAM
OUTPUTS
O1
O2
O3
SIGNATURE
REGISTER



MUX

ENABLE

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  345 $ %  @44A -
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536

Chapter 15. BUILT-IN SELF-TEST

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15.3.4 Neighborhood Pattern Sensitive Fault Test DRAM BIST

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15.3 Memory BIST


Step 0:
Step 1:

Step 2:

Step 3:

Step 4:

Step 5:

Step 6:

Step 7-12:

537

Assume all cells are initialized to 0;


Deleted neighborhood p2
 1 to all cells-A and all cells-B of group-1;
 all base cells b of group-1;
 0 to all cells-B of group-1;
Deleted neighborhood p3
 1 to all cells-D of group-1;
 all base cells B of group-1;
 0 to all cells-A of group-1;
Deleted neighborhood p5
 1 to all cells-C of group-1;
 all base cells b of group-1;
 0 to all cells-C of group-1;
Deleted neighborhood p6
 1 to all cells-B of group-1;
 all base cells b of group-1;
 0 to all cells-D of group-1;
Deleted neighborhood p4
 1 to all cells-C of group-1;
 all base cells b of group-1;
 0 to all cells-B of group-1;
Deleted neighborhood p1
 1 to all cells-A of group-1;
 all base cells b of group-1;
 0 to all cells-A and all cells-C of group-1;
 Steps 1-6 for group-2;

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SNPSF Algorithm.

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Test Response Compression.

538

Chapter 15. BUILT-IN SELF-TEST

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Implementation. 5
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15.3 Memory BIST

539

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15.3.5 Transparent Memory BIST Tests

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7( 7
15.3.6 Complex Examples
PSC
1

TO VOICE
OR PACKET

PCM
MUX

LGC
1

T
32
PCM
MUX

SWITCHING
T
480

PSC
4

PCM
MUX
6

LGC
16

TO
CUSTOMER
PREMISE
EQUIPMENT

T
512

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540

Chapter 15. BUILT-IN SELF-TEST

  

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15.4 Delay Fault BIST

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15.4 Delay Fault BIST

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542

Chapter 15. BUILT-IN SELF-TEST


PROCESSOR
INTERFACE
RAM ADDR.
REGISTER

CK, SYNC
LOAD VALUES

TIME
SLOT
COUNTER
AND
CONTROL
LOGIC

A
D M
D U
R X

INPUT DATA
REGISTER

OUTPUT DATA
REGISTER

RAM
512 16
DATA
ADDR.

OUTPUT
FORMAT
CONTROL
LOGIC
AND
DATA OUT
PARITY
CHECK
CONTROL

 ,+/+ 7  %


SYSTEM INPUTS

PSEUDO LFSR

PSEUDO LFSR

COMBINATIONAL
AND/OR
SEQUENTIAL LOGIC

COMBINATIONAL
AND/OR
SEQUENTIAL LOGIC

PSEUDO LFSR

PSEUDO LFSR

SYSTEM OUTPUTS

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15.5 Summary

543
1st

2nd 1st

2nd

GOOD A
Path Delay Specification
B
A
B

C
F

GOOD F

BAD A
BAD F
Path-under-test
(a) Circuit.

(b) Timing diagram showing test invalidation.

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1
CLOCK

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D Q

D Q

MR

MR

MR

MS
D Q

RESET
TESTTYPE

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15.5 Summary

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544

Chapter 15. BUILT-IN SELF-TEST

Problems

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Problems

545

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546

Chapter 15. BUILT-IN SELF-TEST

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Problems

547

Binary
Counter
ABC
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001
010
011
100
101
110
111
Pattern
Gener Api Cpi
ator
Bpi

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D
Q

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548

Chapter 15. BUILT-IN SELF-TEST

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