Pipeline

At o 386, os processadores da famlia x86 eram capazes de processar apenas uma instruo de cada vez. Uma instruo simples podia ser executada em apenas um ciclo de clock, enquanto instrues mais complexas demoravam vrios ciclos de clock para serem concludas. Seria mais ou menos como montar um carro de maneira artesanal, pea por pea. Para melhorar o desempenho do 486, a Intel resolveu usar o pipeline, uma tcnica inicialmente usada em processadores RISC, que consiste em dividir o processador em vrios estgios distintos. O 486, possui um pipeline de 5 nveis, ou seja, dividido em 5 estgios. Quando carregada uma nova instruo, ela primeiramente passa pelo primeiro estgio, que trabalha nela durante apenas um ciclo de clock, passando-a adiante para o segundo estgio. A instruo continua ento sendo processada sucessivamente pelo segundo, terceiro, quarto e quinto estgios do processador. A vantagem desta tcnica, que o primeiro estgio no precisa ficar esperando a instruo passar por todos os demais para carregar a prxima, e sim carregar uma nova instruo assim que se livra da primeira, ou seja, depois do primeiro pulso de clock. As instrues trafegam dentro do processador na ordem em que so processadas. Mesmo que a instruo j tenha sido processada ao passar pelo primeiro ou segundo estgio, ter que continuar seu caminho e passar por todos os demais. Se por acaso a instruo no tenha sido completada mesmo aps passar pelos 5, voltar para o primeiro e ser novamente processada, at que tenha sido concluda. Desta maneira, conseguimos que o processador seja capaz de processar simultaneamente, em um nico ciclo de clock, vrias instrues que normalmente demorariam vrios ciclos para serem processadas. Voltando ao exemplo do carro, seria como se trocssemos a produo artesanal por uma linha de produo, onde cada departamento cuida de uma parte da montagem, permitindo montar vrios carros simultaneamente. O uso dos 5 estgios de pipeline no 486 no chegava a multiplicar por cinco a performance do processador, na verdade a performance no chegava nem mesmo a dobrar, mas o ganho bem significativo. Os processadores atuais utilizam um nmero muito maior de estgios de pipeline. O Pentium II possui 10, o Athlon Thunderbird possui 12 e o Pentium 4 possui 20. No Pentium 4 por exemplo, cada estgio processa uma pequena parte da instruo, que s so concludas pelo ltimo estgio, a cada ciclo, cada um dos estgios passa a instruo para a frente e recebe uma nova. Cada instruo demora 20 ciclos para ser processada, mas em compensao so processadas 20 instrues ao mesmo tempo, em fila. Mais estgios permitem que o processador seja capaz de atingir frequncias mais altas, j que cada estgio far menos trabalho por ciclo, suportando mais ciclos por segundo, mas, por outro lado, o uso de muitos estgios pode prejudicar o desempenho do processador nas operaes de tomada de deciso, j que cada instruo demorar mais ciclos para ser concluda.

Fonte: http://www.hardware.com.br/termos/pipeline