Dispositivos Lgicos Programables (PLDs)

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Dispositivos Logicos Programables (PLDs)

Dispositivos Programables Simples (SPLD) Di Dispositivos iti P Programmables bl C Complejos l j (CPLD) Arreglo de Compuertas Programables en Campo (Field Programmable Gate Arrays, FPGAs)

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Evolucin de los Dispositivos Logicos Programables

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Dispositivos Lgicos Programables (PLDs)

Dispositivos Lgicos Programables Simples (SPLDs) Dispositivos Lgicos Programables Complejos (CPLDs) Arreglo de Compuertas Programables en el Campo (Field Programmable Gate Arrays, FPGAs)

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Cuadro Comparativo de los diferentes PLDs

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Produccin de PLDs
Xilinx Altera Lattice Atmel Actel I t l Intel AMD Motorola Philips Vantis
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Dispositivos Lgicos Programables Complejos (CPLDs)

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CPLDs
CPLDS contiene el equivalente de varios PALs/ GALs connectados p por interconnecciones p programmables. g CPLDs pueden reemplazar miles o cientos de miles compuertas p lgicas. g El tiempo de E/S del CPLD es predecible debido a su simple estructura de interconecciones CPLDs contiene ti 16 16-1024 1024 macroceldas ld cada macrocelda equivale a unas 20/40 compuertas (incluyendo un Flip/Flop programable) puede tener desde 20 hasta 381 I/Os hay un trade-off entre el espacio para las macroceldas y el espacio para las interconecciones
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Programacin de los CPLDs

Opciones de Programacin
one-time programmable
el dispositivo es programado una vez y mantiene su programacin para siempre usualmente usa fusible para crear/romper una unin de interconeccin no se puede re-programar, pero normalmente es muy barato si i se d debe b h hacer alguna l modificacin difi i a l la l lgica i i interna t del CPLD, el dispositivo se descarta y se usa uno nuevo (no programado)

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Programacin de los CPLDs (cont.)

Borrable por UV
la programacion del CPLD es borrada por emisin UV tiene un encapsulado cermico con una ventana arriba del rea del chip
este encapsulado especial es bastante caro normalmente se debe remover el CPLD del zcalo para borrarlo/reprogramarlo programacin es retenida despus de cortar Vcc (no-volatile) programacin/borrado es limitada a unos 1000s ciclos

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Programacin de los CPLDs (cont.)

Borrable electricamente borrado y programado del CPLD se hace con una corriente elctrica el CPLD puede ser programado/borrado en el PCB, no es necesario encapsulado especial o zcalo tiempo de borrado es mucho menor que el borrado UV no-volatile programacin/borrado es limitada a unos 1000s ciclos Programacin/borrado se lleva a cabo mediante la coneccin del CPLD a una computadora (una PC cualquiera con un software del fabricante del CPLD). C Como el l CPLD no necesita it ser sacado d d del l sistema/plaqueta en que esta soldado, esto es conocido como In-System-Programmable In System Programmable (ISP). (ISP)
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Diseo con CPLDs Pasos a Seguir

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Xilinx XC9500 CPLD

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Xilinx XC9500 CPLD - Arquitectura

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XC9500 Bloque Funcional

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XC9500 Macrocelda

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XC9500 Clock y Reset de una Macrocelda

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XC9500 Asignacin de Trmino Producto de 15 PT

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XC9500 Lgica de Asignacin de PTs

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XC9500 Matriz de Conecciones Fast Switch

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XC9500 Bloque de E/S (IO Block)

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XC9500 Modelo de Retardos Lgicos

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Familia Comercial del XC9500

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L tti ispXPLD5000MX Lattice i XPLD5000MX

(eXpanded Programmable Logic Device)

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ispXPLD 5000MX - Diagrama de Bloques

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ispXPLD 5000MX Bloque Multi-Funcin

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ispXPLD 5000MX Modos de Memoria

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ispXPLD 5000MX Modo Lgico Super-Extenso

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ispXPLD 5000MX - Macrocelda

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ispXPLD5000MX Bloque de E/S

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ispXPLD5000M Red de Distribucin de Reloj

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Porque algunos PLDs tienen PLLs internos ?

Facilita el funcionamiento de la red de reloj j Facilita el incremento de la frecuencia de funcionamiento de la lgica g implementada p PLL ayuda a: Remover R retardos t d d de b buffers ff Controlar el Sesgo (Skew) del reloj Multiplicar/Dividir la frecuencia de entrada.

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ispXPLD5000MX - PLL

CLK_IN

Input Clock (M) Divider

Programmable +Delay

Post-scalar PLL (V) Divider

CLK OUT** CLK_OUT**

Clock Net

PLL_RST*

Programmable -Delay

PLL_LOCK+

Secondary Feedback Divider (N) PLL_FBK* Clock (K) Divider SEC_OUT _

Clock Net

Frequency Range 7 to 160MHz Multiply From 1 to 32 Divide From 1 to 32 Shift Clock +/- 3.5ns in 500ps Steps Internal and External Feedback
* Internal Node or Shared I/O Pin + Internal Node ** Shared I/O Pin

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ispXPLD5000MX Aplicacin del PLL

133 MHz Processor Tsetup = 4.0ns

ispMACH 51024VG

CPLD
Tco = 4.5ns Clock A

PLL

Global Clock
Clock A is same phase as Global Clock

3.5ns

3.5ns

tco =4.5ns

ta Note ta << tsetup = 4ns Data Valid

3.5ns

3.5ns

Clock A is advanced by ~ 2ns using PLL Clock A Global Clock Note ta >> tsetup = 4ns

tco =4.5ns

ta Data Valid

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ispXPLD5000MX E/S Bancos de Alimentacin

Vref0 GNDO0 Vref3 GNDO3 VCCO0 VCCO3

Four IO Banks Per Device

Bank 0 Clk0 Bank 3 Clk3 Clk2 Bank 1 Bank 2

Output Standard Support Dependent on:

Vcco Vref

Clk1

Input Standard Support Dependent on Vref Multiple Compatible IO Standards Can Be pp in Single g Bank Supported

GNDO1

VCCO1 VCCO2

GNDO2

Vref1

Vref2

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ispXPLD5000MX sysIO Blocks

Chip-to-Memory Chip to Memory SSTL2 I and II SSTL3 I and II HSTL I HSTL III Chip-to-Chip Chip to Chip LVTTL LVCMOS 3.3 LVCMOS 2.5 LVCMOS 1.8 Programmable Drive Strength Chip-to-Backplane Chip to Backplane PCI33_3 PCI66 3 PCI66_3 PCIX GTL+ AGP LVDS * LVPECL *

Interface to External RAM

SSTL2: Stub Series Terminated Logic g for 2.5V ( (for DDR SDRAM memories) HSTL: High Speed Transceiver Logic GTL+: Gunning Transceiver Logic Plus (used in the Pentium buses) AGP: Accelerated Graphics Port

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ispXPLD 5000MX Capacidad de E/S

Cada E/S LVCMOS puede ser configurada con una Corriente de Salida Programable
Minimiza la refleccin de seales

LVCMOS 3.3
4mA 5.33 mA 8 mA 12 mA 16 mA 20 mA

LVCMOS 2.5
4mA 5.33 mA 8 mA 12 mA 16 mA

LVCMOS 1.8
4mA 5.33 mA 8 mA 12 mA

Adems
Por cada E/S se puede: Fast and Slow Slew Rates (Minimizes Ground Bounce) Open Drain Outputs Pull-Up, Pull-Down, Bus-Keeper & No-Connect Hot Socketing
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Aplicaciones de uso de CPLD

Maquinas q de Estado Lgica de Control Glue Logic para lgica de retardo minimo (Timing Critical Functions) Handshaking de seales Decodificacin de buses amplios Buffer B ff d de seales l Lgica de Interrupcin Lgica de Control de Power-up
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Aplicacin de uso de CPLD

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Aplicacin de uso de CPLD

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Notas Aplicaciones de Uso de CPLD - Xilinx

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Deberes:
E Encontrar t el l CY37256P160-83C CY37256P160 83C
Traer informacion tecnica del mismo
Macroceldas? Encapsulado? R Rango T Temperatura? t ? Minimo tiempo de retardo?

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