UNIVERSIDAD CATLICA DE SANTA MARA FACULTAD DE CIENCIAS FSICAS Y FORMALES

PROGRAMA PROFESIONAL DE INGENIERA MECNICA-ELCTRICA Informe Final N 6 FLIP - FLOPS CIRCUITOS ELECTRNICOS II

Presentado por: ATAMARI CHAHUARA, LUIS CARLOS BILBAO ARCE, ROLANDO RENZO CORNEJO SALAZAR, VICTOR MANUEL

VII Semestre

Arequipa 16/06/2008

UCSM
Tema: I. Objetivos:

CIRCUITOS ELECTRONICOS II
Flip - Flops

Pgina: Semestre: Grupo:

16.06.08 2/10 VII 2

Conocer los elementos bsicos de almacenamiento de informacin. Analizar un cerrojo biestable RS construido con compuertas NAND, comprobar su tabla de verdad e identificar los estados (set y reset). Analizar el funcionamiento dinmico de un Flip-.flop JK, verificar el funcionamiento del dispositivo en los modos sincrnico y asincrnico. Analizar el funcionamiento de un Flip-flop D sincrnico.

II. Materiales y equipos:

Circuito de reloj del cuestionario previo con sus respectivos componentes 02 protoboards 01 fuente de tensin de 5V 01 dip-switch de 4 pines 01 pulsador digital pequeo 04 diodos LED 04 resistencias de 1 kOhm W 04 resistencias de 330 Ohm W 02 resistencias de 4.7 kOhm W 01 condensador de 0.01 F TTL: 74LS00, 74LS74, 74LS76

III. Procedimiento experimental: 1. Flip Flop RS:

1.1. Construya el circuito de la figura 1 (Entradas R y S, salida Q y su correspondiente negada). Inicializar con S = 0 y R = 1. 1.2. A continuacin llene la tabla de verdad.
U1A
1 2 3

U1C
5

74LS00N

74LS00N

J1
9 0

J2

U1B
4

U1D
8

V1 5V

74LS00N

74LS00N

R2 220
7

R1 220
6

LED2
0

LED1

Fig. 1

S
0 0 1 1
Tabla 1

R
1 0 0 1

Q
0 0 1 1

Q
1 1 0 1

1.3. Qu sucede cuando R = S = 1. Describa las variaciones de la salida en funcin de la definicin del Flip-Flop RS. Cuando R = S = 1 se genera un estado ambiguo en

Cuando la entrada S (Set) se encuentra en estado almacena, hasta que dicho estado pase nuevamente a 0 y la entrada R (Restitucin) est en estado 1 el Flip-Flop pasa a su estado inicial (se inicializa). 1.4. Construya el circuito de la figura 2, con S = 0 y R = 1. Coloque CLK en 1 y llene la tabla 2. Explique este funcionamiento.
U1A
16 2 3

Q , el cual es indeseable para cualquier proceso. 1, se enva este estado a la salida Q la cual lo
y

U1C
5

74LS00N
10

74LS00N

CK J1
9 0

J2

U1B
4

U1D
8

V1 5V

74LS00N

74LS00N

R2 220
7

R1 220
6

J3 Key = A XFG2
Agilent

LED2

LED1

1 0

Fig. 2

CK
1 1 1 1
Tabla 2

S
0 0 1 1

R
1 0 0 1

Q
0 0 1 1

Q
1 1 0 1

El FF-RS es activo en 1, entonces cuando el pulso del reloj (generador de funcin) se encuentra en flanco ascendente, se habilitan las salidas. El circuito de reloj es el siguiente:
XSC2
Tektronix
3

R1 10k R3 4k V1 5V
6 2 4 1 7 6 2 5 RST DIS THR TRI CON

8 VCC OUT

U1
3 5

P G

1 2 3 4

LED1
4 GND 1

C2 10uF
0

C3 10nF

LM555CN

R2 220

Fig. 3

Grfico 1

1.5. Coloque CLK en 0 y llene la tabla 3. Explique este funcionamiento.

U1A
16 2 3

U1C
5

74LS00N
10

74LS00N

CK J1
9 0

J2

U1B
4

U1D
8

V1 5V

74LS00N

74LS00N

R2 220
7

R1 220
6

J3 Key = A XFG2
Agilent

LED2

LED1

1 0

Fig. 4

CK
0 0 0 0
Tabla 4

S
0 0 1 1

R
1 0 0 1

Q
0 0 0 0

Q
1 1 1 1

Como las condiciones iniciales son S = 0 y R = 1, el estado de las salidas se mantiene igual frente a una ausencia de seal de CK, es decir las salidas estn deshabilitadas. 1.6. Fijando primero los valores de R y S, active la seal CK provocando un cambio de 0 a 1. Explique qu sucede en la tabla 4.
U1A
10 2 1 3

U1C
5

74LS00N

74LS00N

J1
0

J2

U1B
4

U1D
8

V1 5V
9

74LS00N

74LS00N

R2 220
7

R1 220
6

J3 LED2 Key = A
0

LED1

Fig. 5

S
0 0 1 1
Tabla 5

R
1 0 0 1

Q
0 0 0 0

Q
1 1 1 1

CK
de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1

Q
0 1 1 1

Q
1 1 0 1

Si los valores de inicializacin del circuito son S = R = 0 o 1, se genera el mismo estado ambiguo sealado anteriormente, esto es debido a que las compuertas NAND tienen el mismo valor preestablecido y al activar la seal de CK para ambas, estas envan la misma seal hacia

Q.

1.7. Repita 1.6 para cuando la seal CK provoque un cambio de 1 a 0. Explique qu sucede en la tabla 5.
U1A
10 2 1 3

U1C
5

74LS00N

74LS00N

J1
0

J2

U1B
4

U1D
8

V1 5V
9

74LS00N

74LS00N

R2 220
7

R1 220
6

J3 LED2 Key = A
0

LED1

Fig. 6

S
0 0 1 1
Tabla 6

R
1 0 0 1

Q
0 0 0 0

Q
1 1 1 1

CK
de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0

Q
0 1 1 1

Q
1 1 0 1

Sucede exactamente lo mismo que si CK pasa de 1 a 0, es decir el FF-RS al ser activo en 1 mantiene ese comportamiento con un flanco ascendente aunque ste sea el estado inicial del pulso del CK.

Grfico 2

1.8. Finalmente explique cul es la funcin de la seal CK. Cuando el FF es estado activo en alto, la seal CK da el pulso necesario para que las compuertas NAND comparen sus dos entradas y almacenen un estado a la salida. Es til slo una parte de este pulso el flanco ascendente. 1.9. Construir el circuito de la figura y describir su funcionamiento.
U1C
5

R3 4.7k
9

74LS00N C1 10nF U1A 74LS00N

1

V1 5V

U1D
8

74LS00N

R2 220
7

R1 220
6

LED2
0

LED1

Fig. 8

El circuito representa un FF-D a partir de un FF-JK, es decir simplemente se niega la entrada K y se la une a la entrada J, de este modo el estado de la entrada D comn se almacena en las salidas

Q.

El pulsador puentea la fuente para enviar 0 a la entrada D y obtener 1 en la salida Q , el condensador se utiliza para amortiguar la descarga a tierra y proteger los TTL. La resistencia evita la descarga directa de la fuente hacia tierra.

2. Flip Flop JK:

2.1 Coloque las seales PR (P) y CLR (C) a 1, produciendo luego a travs del switch un flanco de bajada (CK pasa de 1 a 0).
1 2 3 4

2 ~1PR

U1A
1Q 15 9

J1
5 0

J2

4 1 16

1J 1CLK 1K

~1Q ~1CLR 3

14

V1 12 V

10

74LS76N

R1 220
6

R2 220
7

J3 Key = A
0

LED1

LED2

Fig. 9

P
1 1 1 1
Tabla 9

C
1 1 1 1

J
0 0 1 1

K
1 0 0 1

Q
1 1 1 1

Q
0 0 0 0

CK
de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0

Q
0 0 1 0

Q
1 1 0 1

2.2 Active la seal PR con 0. Qu sucede con la salida cuando varan J y K? (mantenga CLR en 1)
1 2 3 4

2 ~1PR

U1A
1Q 15 9

J1
5 0

J2

4 1 16

1J 1CLK 1K

~1Q ~1CLR 3

14

V1 12 V

10

74LS76N

R1 220
6

R2 220
7

J3 Key = A
0

LED1

LED2

Fig. 10

P
0 0 0 0
Tabla 10

C
1 1 1 1

J
0 0 1 1

K
1 0 0 1

Q
1 1 1 1

Q
0 0 0 0

CK
de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0

Q
1 1 1 1

Q
0 0 0 0

Con la seal PR (preset) en 0 se est preestableciendo (estado activo de 2 en 0) el estado de las salidas para la ltima combinacin de J y K, sin importar la variacin de J y K. 2.3 Active la seal CLR con 0. Qu sucede con la salida cuando varan J y K? (mantenga PR en 1)
1 2 3 4

2 ~1PR

U1A
1Q 15 9

J1
5 0

J2

4 1 16

1J 1CLK 1K

~1Q ~1CLR 3

14

V1 12 V

10

74LS76N

R1 220
6

R2 220
7

J3 Key = A
0

LED1

LED2

Fig. 11

P
1 1 1 1
Tabla 11

C
0 0 0 0

J
0 0 1 1

K
1 0 0 1

Q
0 0 0 0

Q
1 1 1 1

CK
de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0

Q
0 0 0 0

Q
1 1 1 1

Con la seal CLR (clear) en 0 se est inicializando el FF-JK a los valores de 0 para importar la variacin de J y K.

y 1 para

Q , sin

2.4 Active las seales CLR y PR con 0. Qu sucede con la salida cuando varan J y K?
Se produce un estado ambiguo en las salidas al estar tanto preset como clear en estado activo. Ambas salidas se encuentran en estado 1 sin importar la variacin de J y K.

P
1 1 1 1
Tabla 12

C
1 1 1 1

J
0 0 1 1

K
1 0 0 1

Q
1 1 1 1

Q
1 1 1 1

CK
de 1 a 0 de 1 a 0 de 1 a 0 de 1 a 0

Q
1 1 1 1

Q
1 1 1 1

2.5 Active las seales CLR y PR con 1. Adems coloque las entradas J y K a 1. Seguidamente use el
circuito reloj. Qu sucede con las salidas Q y ~Q? Cmo se denomina a este tipo de trabajo?

1 2 3 4

2 ~1PR

U1A
1Q 15 9

J1
5 0

J2

4 1 16

1J 1CLK 1K

~1Q ~1CLR 3

14

V1 12 V

10

74LS76N

R1 220
6

R2 220
7

XFG1
Agilent

LED1
0

LED2

Fig. 12

Con ambas entradas J y K en estado 1, y PR y CLR en 1, ambas salidas oscilan entre estado 1 y 0, este comportamiento se conoce como circuito oscilador.

Grfico 3

3. Flip Flop D:
3.1. Coloque las seales CLR y PR a 1, produciendo a travs del switch un flanco de subida (CK pasa de 0 a 1).
2 3 4

J3
1 0

J4
2 1D

4 ~1PR 1Q

U1A
5 9

V1 5V
5

1CLK

~1Q

~1CLR 1

74LS74N

R1 220
6

R2 220
7

J1 LED1 Key = A
0

LED2

Fig. 13

P
1 1
Tabla 13

C
1 1

D
1 0

Q
1 0

Q
0 1

CK
de 0 a 1 de 0 a 1

Q
0 1

Q
1 0

3.2.

Cumplen CLR y PR la misma funcin que en el anlisis con el JK ?

P
1 1 0 0 1 1 0 0
Tabla 14

C
1 0 1 0 1 0 1 0

D
0 0 0 0 1 1 1 1

Q
0 0 1 1 0 0 1 1

Q
1 1 0 0 1 1 0 0

CK
de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1 de 0 a 1

Q
0 0 1 0 1 0 1 1

Q
1 1 0 1 0 1 0 0

En efecto CLR y PR cumplen la misma funcin que en un FF-JK.

Grfico 4

IV. Cuestionario Final:

1. La transferencia asncrona de datos hace uso de entrada CLK? No, porque no se sincroniza con una seal reloj. En este modo, las salidas cambian de manera automtica siguiendo las rdenes de las entradas. 2. Qu tipo de FF se adapta mejor a la transferencia sncrona porque requiere del mnimo nmero de interconexiones de un FF a otro? El FF-D, cuenta solo con una entrada, requiere solo de una seal. 3. La transferencia sncrona de datos requiere menos circuitos que la transferencia asncrona? No, porque para una transferencia sncrona es necesaria una seal reloj proveniente de otro circuito, en cambio una transferencia asincrona solo necesita una determinada combinacin en las entradas del FF.

V. Observaciones y Conclusiones:
Los FF pueden tener varias entradas, dependiendo del tipo de las funciones internas que realice, y tiene dos salidas: La salida Q (salida normal) La salida ~Q (salida negada) La parte ms importante de una memoria son los Flip Flops, este circuito es una combinacin de compuertas lgicas, A diferencia de las caractersticas de las compuertas solas, si se unen de cierta manera, estas pueden almacenar datos que podemos manipular con reglas preestablecidas por el circuito mismo. Las salidas de los FF slo pueden tener dos estados (binario) y siempre tienen valores contrarios. Los circuitos digitales ASNCRONOS son muy complicados en lo que a diseo y reparacin se refiere, ya que, al encontrarnos con una falla en un circuito de muchos registros interconectados, el rastreo de los cambios en todas las compuertas es laborioso. Los circuitos digitales SNCRONOS son ms fciles de disear y reparar, debido a que los cambios de las salidas son eventos "esperados" (ya que fcilmente podemos saber el estado de cada una de las entradas o salidas sin que estas cambien repentinamente), y los cambios dependen del control de una sola seal aplicada a todos los registros, la seal de RELOJ. La seal de reloj es una onda cuadrada o rectangular, los registros que funcionan con esta seal, slo pueden cambiar cuando la seal de reloj hace una transicin, tambin llamados "flancos", por lo tanto, la seal de reloj slo puede hacer 2 transiciones (o Flancos). Todos los FF cuentan con una entrada con el rtulo (RELOJ, CLOCK, CLK, CP) y un crculo para saber como debe ser la seal activa. Los que no tienen crculo, son sincronizados por una TPP, los que cuentan con un crculo son sincronizados por una TPN. Todos los FF cuentan con entradas de control, que determinan el cambio que van a tener las salidas, al igual que en los Registros bsicos, pero estas entradas no pueden modificar las salidas arbitrariamente, slo podrn hacerlo cuando el FF reciba su transicin activa. Las entradas de control del FF nos permiten saber cmo van a cambiar las salidas, pero slo la seal de Reloj podr hacer efectivo este cambio. Mediante la utilizacin de las entradas asncronas de un FF, puede evitarse la utilizacin de una seal de reloj y funcionar segn el estado alto o bajo de dichas entradas, Haciendo una combinacin de entradas que controlan las salidas de manera automtica.

10