Sistema minimo microprocesador Procesador La unidad de procesamiento central (CPU) es donde se manipulan los datos.

El CPU esta contenido en un chip muy pequeo llamado microprocesador. Tienen 2 partes bsicas unidad de control y aritmetocologica. Cada instruccin en el conjunto de instrucciones es acompaado por un microcdigo, que son instrucciones muy bsicas que le dicen a la CPU cmo ejecutar las instrucciones. Funcionamiento del microprocesador - Los elementos ms importantes de un microprocesador son: Unidad Aritmtico Lgica (UAL) y Unidad de Control (UC). - La unidad aritmtico lgica es la que realiza las operaciones del microprocesador, se encarga de sumar, restar, hacer operaciones lgicas, etc. con los operandos que llegan de los registros X y Y. - La unidad de control gobierna todos los dems elementos con las lneas de control que se van encendiendo y apagando sincronizadamente con la seal del reloj. Procesador en sistema mnimo Un microprocesador es capaz de manejar dos elementos de informacin: instrucciones y datos. Las instrucciones forman los programas que se ejecutan en la mquina y los datos son los elementos con los que trabajan esos programas.

Sistema mnimo digital (opto-electrnico) En un sistema mnimo el dispositivo de entrada tiene la funcin de ser la interface entre el usuario y el sistema, es decir, captura la informacin para que el sistema pueda interpretarla. En el sistema propuesto, el dispositivo de entrada es el teclado de la computadora; de manera que al introducir la informacin, sta es instantneamente codificada y desplegada en la pantalla LCD, gracias al software desarrollado. Estructura de un programa Todos los programas escritos en C se componen de una o mas rutinas o funciones, no teniendo por que estar todos en un mismo fichero (esto es, puede escribirse programa en cuyo cdigo esta repartido por varios ficheros). ARQUITECTURA EXTERNA DEL MICROPROCESADOR 8088

Bus de direccin, datos y control. En el 8088 el bus de direccin, datos y control se divide en tres partes: a. Los 8 bits menos significativos de direccin/datos (AD0 AD7) Multiplexados entre direcciones y datos. b. Los 8 bits centrales (A8 A15) No multiplexados. c. Los 4 bits ms significativos (A16 A19) Multiplexados entre direcciones y seales de control. Se puede trabajar con los buses multiplexados o demultiplexados. AD7 AD0, bus de direccin y datos: Estn multiplexadas entre buses de direcciones (T1) y de datos (T2, T3, Tw, T4) y contienen los 8 bits menos significativos: Permanecen en estado de alta impedancia durante el reconocimiento de interrupcin y de solicitud de bus. A15 A8, bus de direccin: Tiene la mitad superior de las direcciones (T1, T2, T3, Tw, T4), no estn multiplexadas y permanecen en alta impedancia durante el reconocimiento de interrupcin y de solicitud de bus. A19 A16 / S6 S3, bus de direccin y de estatus: Estn multiplexadas entre los 4 bits ms significativos de direcciones (T1) y status (T2, T3, Tw, T4) En el caso I/O durante T1 permanecen en cero. S6 siempre est en 0. S5 indica la condicin de la bandera de interrupcin IF. S3 y S4 indican a cul segmento se est accediendo. RD, lectura: Cuando est en 0 (T2, T3, Tw) indica que el bus de datos puede recibir datos. Se garantiza que durante T2 estar en alto hasta que el bus del 8088 quede en alta impedancia. Permanece en alta impedancia durante el reconocimiento de solicitud de bus. READY, listo. Es entrada y cuando la activamos genera pulsos de reloj (Tw) para prolongar el ciclo de bus

INTR, peticin de interrupcin: Entrada que se muestra en el ltimo ciclo de reloj de cada interrupcin para determinar si el 8088 debe entrar en una operacin de reconocimiento de interrupcin. Puede ser enmascarada. Se sincroniza y es activa en alto. TEST, prueba: Es una entrada que la usa la instruccin WAIT. Si TEST=0, WAIT funciona como una NOP. Si TEST=1, WAIT espera a que TEST pase a 0. Se usa para sincronizar con dispositivos externos. NMI, interrupcin no enmascarable: Es una entrada activa por flanco positivo que causa una interrupcin del tipo 2. La interrupcin se cumple al final de la instruccin actual y est internamente sincronizada. RESET, restauracin: Para restauracin debe permanecer en alto por lo menos 4 ciclos de reloj y se activa en el flanco negativo. CLK, reloj: Entrada de reloj que debe tener un ciclo de trabajo de 33%. VCC, alimentacin: 5V 10%, referencia para la lgica digital. GND, tierra: 0V, referencia para la lgica digital. MN/MX, modo mnimo, modo mximo. El 86/88 va a poder trabajar en uno de dos modos posibles definidos como: Modo Mximo y Modo Mnimo. El modo a seleccionar depender de la aplicacin concreta que se vaya a implementar. Modo Mnimo: Aplicaciones simples para pequeos sistemas; se comporta similar a un Microprocesador de 8 bit pero de 16 internamente. Modo Mximo: Aplicaciones ms complejas, genera casi todas las seales compatibles para la implementacin de la norma Multibus. Permite soportar varios procesadores en el Bus. El CPU no puede generar directamente las seales de control del sistema y se auxilia del controlador de Buses 8288. Existe un terminal denominado MN/MX que selecciona el modo de trabajo. Si MN/MX = 1 => Modo Mximo. Si MN/MX = 0 => Modo Mnimo. IO/M, lnea de estados de memoria o E/S: Indica si la direccin es de memoria o de I/O. Permanece en alta impedancia durante un reconocimiento de solicitud de bus. WR, escritura. Es una salida que indica que el 8088 va a escribir a memoria o a E/S. Se activa (bajo) durante T2, T3 y Tw de un ciclo de escritura e indica que el bus contiene datos vlidos. Permanece en alta impedancia durante un reconocimiento de solicitud de bus. INTA, reconocimiento de interrupcin. Salida que se activa (bajo) durante T2, T3 y Tw de cada ciclo de reconocimiento de interrupcin. Es una respuesta a la entrada INTR y se usa como pulso de lectura en un ciclo de reconocimiento de interrupcin. ALE, habilitacin del cerrojo de direccin: Salida que indica (estando en alto durante la parte baja del reloj de T1) que en el bus hay una direccin vlida. ALE nunca queda en estado de alta impedancia. DT/R, transmite/recibe datos: Indica que el bus de datos transmite datos (DT/R=1) o los recibe (DT/R=0) Esta seal es necesaria para habilitar los circuitos de acoplamiento del bus de datos externo. Permanece en alta impedancia durante un reconocimiento de solicitud de bus. DEN, habilitacin de datos. Salida que se emplea para habilitar los circuitos de acoplamiento del bus de datos externo. Se activa en bajo durante cada acceso a memoria y ciclos de inte-rrupcin. Para lectura o ciclos INTA, se activa desde la mitad de T2 hasta la mitad de T4. Para ciclos de escritura, se activa desde el comienzo de T2 hasta el medio de T4. Permanece en alta impedancia durante un reconocimiento de solicitud de bus. HOLD, solicitud de acceso directo a memoria. Si HOLD=1, el 8088 deja de ejecutar el programa actual y lleva su bus de direcciones, datos y control a alta impedancia. Si HOLD=0, el 8088 ejecuta los programas normalmente. Requiere sincronizacin externa. HLDA, respuesta a la peticin de acceso directo a memoria: Salida que indica (HLDA=1) que el 8088 ha concedido los buses (es la respuesta del 8088 a la entrada HOLD) SSO, lnea de estatus: Esta seal de salida se combina con IO/M y DT/R para decodificar la funcin del ciclo de bus actual. El ciclo de bus consiste de al menos 4 ciclos de reloj, los cuales se denominan T1, T2, T3 y T4, como se muestra en la siguiente Figura M IO Las direcciones son emitidas durante T1 y la transferencia de datos ocurre entre T3 y T4. En T1: Se envan las direcciones y se proporcionan las seales de control ALE, DT/ R y IO/M. En T2: Se proporcionan las seales DEN, RD (lectura) o WR (escritura) En el caso de escritura aparecen los datos que se van a escribir en el bus de datos. Al final de T2 se muestra la seal READY. En T3: Se da tiempo a la memoria para acceder a los datos. En el caso de que sea un ciclo de lectura el bus de datos se muestra al final de T3. En T4: Se desactivan todas las seales de control para prepararse para el siguiente ciclo de bus. En este momento, el flanco positivo de WR transfiere datos a la memoria, los cuales se activan y escriben cuando la seal WR retorna a 1. Ciclo de escritura Empieza con la aparicin de la seal ALE y la emisin de las direcciones. La seal IO/M se suministra para indicar si es a memoria o a I/O.

En T2: Despus de la emisin de las direcciones, el 8088 emite el dato a escribir en la locacin direccionada. Este dato permanece vlido al menos hasta la mitad de T4. Durante T2, T3 y Tw, el 8088 enva la seal de control de escritura (WR) que se pone en estado activo en el comienzo de T2. Los datos se escriben en la memoria en el flanco positivo de WR. La seal de RD en la lectura est un poco ms retrasada que la de WR en la escritura para dar tiempo a que el bus quede en alta impedancia. Ciclo de lectura Comienza en T1 con la aparicin de la seal ALE, cuyo flanco negativo se usa para cerrojar las direcciones, que son vlidas en el bus de direcciones/datos (AD0 AD7) Las lneas de direcciones A8 A15 no necesitan ser cerrojadas ya que permanecen vlidas en todo el ciclo de bus. De T1 a T4, la seal IO/M indica si es una operacin a memoria o a un dispositivo de E/S. En T2 las direcciones se sacan del bus de direcciones/datos y el bus se pone en alta impedancia (AD0 AD7) La seal de control de lectura (RD) aparece en T2 y causa que el dispositivo direccionado habilite su bus de datos. Un tiempo despus, debe estar disponible el dato vlido sobre el bus. Cuando el 8088 retorna la seal RD a un nivel alto, el dispositivo direccionado pondr en alta impedancia su salida de datos. CIRCUITO PARA GENERAR EL PULSO DE RELOJ. Adems del circuito para la sealizacin del P que propone el fabricante (8284A), que se utiliza para RELOJ y RESET, podemos utilizar otros circuitos, uno de ellos, se propone a continuacin: Tomamos de la hoja de especificaciones del microP la frecuencia de operacin y el % del ciclo de trabajo. Para bajas velocidades, podemos tomar 50% como ciclo de trabajo; como la oscilacin la determina la red RC, proponemos el valor de C y calculamos R, ajustando el valor obtenido al valor comercial prximo. Por lo general, usamos inversores para este ejemplo de clculo: tomamos una frecuencia igual a 2MHz, como inversor un schmitt trigger MC74HC14AC y como capacitor uno cermico de 0.001F. El circuito a utilizar se muestra a continuacin: Para el clculo de la resistencia R, se consideran los datos anteriores y los correspondientes al schmitt trigger, los cuales se obtuvieron de las tablas de referencia y son: VT+ = 2.7V VCC = 4.5V VT- = 1.8V La frmula de la frecuencia est dada por: Sustituyendo valores:

Despejando a R y sustituyendo los valores de f y C:

CIRCUITO PARA GENERAR LA SEAL DE RESET. El P requiere que el tiempo de duracin mnimo en esta terminal sea 50 s. Por lo tanto, podemos utilizar el circuito integrado 8284A de la familia Intel que genera el pulso de reloj y el de reset o bien, hacerlo utilizando un inversor y una red RC que garantice el tiempo de duracin de 50 s. Debemos disear un circuito RC para garantizar al menos 50 s de duracin con un disparador schmitt trigger (inversor) considerando los parmetros VT+ y VT- de dicho inversor. En el diseo ocuparemos las frmulas del efecto transitorio, considerando los datos del schmitt trigger como: VT- = 1.8V = VC y VCC = 5V. Para la red RC con disparador Schmitt, se tiene el siguiente desarrollo: Proponemos C = 0.1 F y despejando a R: El circuito para restauracin es: CIRCUITO PARA DEMLTIPLEXAR EL BUS DE DIRECCIN DEL BUS DE DATOS Y DE CONTROL. Demultiplexaje de canales. El canal de direccin y de datos del 8086/8088 est multiplexado para reducir el nmero de terminales requeridas en el circuito integrado. Desgraciadamente, esto aumenta el trabajo del diseador con la tarea de mltiplexar la informacin contenida en estas terminales. Por qu no dejar multiplexados los canales? La memoria y la E/S requieren que la direccin siga siendo vlida y establece un ciclo de lectura o escritura. Si los canales estn multiplexados hay cambios de direccin en la memoria y en la E/S lo que hace leer o escribir datos en las localidades errneas. Todos los sistemas de computadora tienen tres canales: 1) Un canal de direcciones que proporciona la direccin de memoria al nmero de puerto para la E/S; 2) un canal de datos que transfiere los datos entre el

microprocesador y la memoria y la E/S en el sistema y 3) un canal de control que aplica seales de control en la memoria y E/S lo que hace leer o escribir datos en localidades errneas. Demultiplexaje del 8088. En la Figura siguiente se muestra el microprocesador 8088 y los componentes requeridos para demultiplexar sus canales. En este caso, se utilizan dos registros transparentes 74LS573 para demultiplexar las conexiones AD7-AD0 del canal de direcciones y datos en las terminales multiplexadas A19 y S6-A16/S3. Estos registros, con multivibradores tipo D que son como alambres, cuando la seal de habilitacin (ALE) de direccin se vuelva un 1 lgico transfiere las entradas a las salidas. Despus de un corto tiempo, ALE regresa al 0 lgico, lo cual hace que los registros recuerden las entradas en el momento del cambio a un 0 lgico. En este caso, ~recuerden~ de A7-A0 en el registro inferior y a A19 hasta A16 en el registro superior. Esto produce un canal de direcciones independientes para las terminales A19 hasta A0 que permiten que el 8088 direccione 1MB de espacio de memoria. El hecho de que el canal de datos est separado permite conectarlo con cualquier dispositivo perifrico de 8 bits de memoria. En la Figura siguiente se ilustra un 8088 con los tres canales multiplexados: Direcciones (A19 hasta A0 y BHE), el de datos (D15 hasta D0) y el de control (IO/M, RD y WR) Demultiplexaje del 8086. El 8086 requiere canales separados de direcciones, datos y control. La diferencia principal es el nmero de terminales multiplexadas. En el 8088 slo estn multiplexadas AD7 hasta AD0, A19 y S6 hasta A16 y S3. En el caso del 8086, las terminales multiplexadas incluyen AD15-AD0 y A19 y S6 hasta A16 y S3 BHE/S7. Hay que demultiplexar todas estas seales. Para el 8086, el circuito es casi idntico al de la Figura siguiente excepto que se agregar un 74LS573 adicional para demultiplexar las terminales de direcciones/datos del canal AD15-AD8 y BHE/SE7, se agreg a la entrada del 74LS573 de la parte superior para seleccionar el banco alto en el sistema de memoria de 16 bits del 8086. Aqu la memoria y el sistema de E/S ven al 8086 como un dispositivo con un canal de direcciones o de 20 bits (A19-A0), un canal de datos de 16 bits (D15-D0) y un canal de control de tres lneas (IO/M, RD y WR) El sistema acoplado. Si hay ms de 10 cargas lgicas conectadas en cualquier terminal de un canal, hay que acoplar la totalidad del sistema 8086 o del 8088. Las terminales demultiplexadas ya estn acopladas con los registros transparentes 74LS573, que se han diseado para manejar los canales de alta capacitancia que se encuentran en los sistemas de microcomputadoras. Se han aumentado las corrientes de salida de los registros a fin de que se puedan manejar ms unidades de carga TTL; un 0 lgico de salida proporciona hasta 32mA de disipacin de corriente y una salida en 1 lgico proporciona hasta 5.2mA de corriente. Una vez que hemos demultiplexado el bus de direccin del de datos y control, podemos conectar bloques de RAM y/o PROM y puertos de E/S paralelo o tarjetas conteniendo varios puertos de E/S paralelos. Tambin podemos conectar puertos seriales, tal como se describi en el tema de memorias y E/S. ORGANIZACIN Y ARQUITECTURA INTERNA DE LA CPU Diagrama de bloques Los bloques funcionales bsicos son: la unidad de procesamiento central (CPU), la memoria principal, y el procesador de Entrada - Salida. Unidad de proceso central: esta es la responsable de la interpretacin y ejecucin de instrucciones contenidas en la memoria principal, las comunicaciones entre la CPU y la memoria principal se realizan a travs de 2 canales funcionalmente distintos: el de direcciones y el de datos. Para introducir en la memoria, una instruccin especifica, la CPU enva a dicha memoria la direccin de la instruccin por el canal de direcciones y recibe por el mismo medio la instruccin que est en esa direccin. Parte de la instruccin es utilizada por la CPU para identificar la operacin. Esta parte se llama cdigo de operacin de la instruccin. La informacin restante se utiliza para determinar la o las localidades de los datos con los cuales se va a efectuar la operacin. La accin de leer una instruccin en la CPU y prepararla para su ejecucin se denomina ciclo de bsqueda. Para completar una instruccin la CPU decodifica el cdigo de operacin, genera las seales de control que se necesitan para introducir los operandos requeridos y controla la ejecucin de la instruccin. Por ejemplo, suponiendo que la operacin especificada consiste en sumar 2 nmeros requeridos en 2 registros de la CPU y almacenar el resultado en un tercer registro de la CPU. Para efectuar esta instruccin, la CPU identificar los 2 registros y generar las seales de control adecuados para conectar los registros a la unidad de Aritmtica y Lgica (ULA). La CPU tambin hara que la ULA funcione como sumadora y dirija la salida hacia el tercer registro. El proceso de realizacin que especifica una funcin se denomina ciclo de ejecucin. Los nombres ciclos de bsqueda y ciclos de ejecucin derivan de la naturaleza cclica de la operacin de la computadora una vez que esta empieza a funcionar repite los ciclos de bsqueda y ejecucin de manera continua. Para hacer referencia a cada ciclo suele utilizar el termino ciclo de maquina. La CPU puede dividirse funcionalmente en 3 subunidades, la unidad de control, dedicada a los ciclos de bsqueda y ejecucin, la ULA que desempea funciones aritmticas como por ejemplo, suma y resta, de

lgica por ejemplo AND, OR y un conjunto de registros dedicados al almacenamiento de datos en la CPU y a ciertas funciones de control. La CPU contiene un conjunto de localidades de almacenamiento temporal de datos de alta velocidad llamada registro. Algunos de los registros estn dedicados al control, y solo la unidad de control tiene acceso a ellos. Los registros restantes son los registros de uso general y el programador es el usuario que tiene acceso a ellos. Dentro del conjunto bsico de registros de control se deben incluir a los siguientes: 1) 2) 3) 4) 5) Contador de programa (PC). Registro de direcciones de la memoria (MAR). Registro de datos (RD). Registro de instrucciones (ER). Palabra de estado de programa (PSW).

1) (PC): La funcin del PC consiste en seguir la pista de la instruccin por buscar (capturar) en el siguiente ciclo de maquina, por lo tanto contiene la direccin de la siguiente instruccin por ejecutar. El PC es modificado dentro del ciclo de bsqueda de la instruccin actual mediante la suma de una constante. El numero que se agrega al PC es la longitud de una instruccin en palabras. Por lo tanto, si una instruccin tiene una palabra de longitud se agrega 1 al PC, si una instruccin tiene dos palabras de largo se agrega 2, y as sucesivamente. 2) Registro de direcciones de la memoria (MAR): funciona como registro de enlace entre la CPU y el canal de direcciones. Cuando se logra el acceso a la memoria la direccin es colocada en el MAR por la unidad de control y ah permanece hasta que se completa la transaccin. El numero de bit que hay en el MAR es igual al del canal de direcciones. La diferencia que existe entre el PC y el MAR es que durante el ciclo de ejecucin de una instruccin, el PC y el MAR sirven al mismo fin. Sin embargo, muchas de las instrucciones de la maquina hacen referencia a la memoria y operan con los datos que estn en ella. Como la direccin de los datos suele ser diferente de la instruccin siguiente se necesita el MAR. 3) Registro de datos: la funcin del RD consiste en proporcionar un rea de almacenamiento temporal (memoria intermedia, acumulada o buffer) de datos que se intercambian entre la PCU y la memoria. Los datos pueden ser instrucciones (obtenidos en el ciclo de ejecucin) o datos del operando (obtenidos en el ciclo de ejecucin). Debido a su conexin directa con el canal de datos el RD contiene el mismo numero de bit que dicho canal. 4) Registro de instrucciones (ER): es un registro que conserva el cdigo de operacin de la instruccin en todo el ciclo de la maquina. El cdigo es empleado por la unidad de control de la CPU para generar las seales apropiadas que controla le ejecucin de la instruccin. La longitud del ER es la longitud en bit del cdigo de operacin. 5) Palabra de estado de programa (PSW): la palabra de estado o condicin de programa almacena informacin pertinente sobre el programa que este ejecutndose. Por ejemplo al completarse una funcin de la unidad aritmtica lgica se modifica un conjunto de bit llamados cdigos (o seales de condicin). Estos bit especifican si el resultado de una operacin aritmtica fue 0 o negativo o si el resultado se desbord. El programa puede verificar estos bit en las instrucciones siguientes cambiar en forma condicional su flujo de control segn su valor. Adems el PSW contiene bit que hacen posible que la computadora responda a solicitudes de servicio asincrnicas generadas por dispositivos de Entrada-Salida, o condiciones de error interno. Estas seales se denominan interrupciones. Los registros restantes que se pueden encontrar en un microprocesador son de uso general. Estos se utilizan para almacenar informacin en forma temporal. Tambin retienen operandos que participan en operaciones de la ULA. Algunas veces el conjunto de instrucciones de la computadora y el esquema de direccionamiento de la arquitectura restringe el uso de alguno de estos registros. Si bien en todas las maquinas la informacin contenida en el registro puede manipularse como datos ordinarios durante la ejecucin de algunas instrucciones los datos se utilizan en forma explcita para decidir una direccin de la memoria. La ventaja de usar registros para retener datos de operaciones es la velocidad.

Tipo de instrucciones Las instrucciones pueden clasificarse en 5 categoras: 1. 2. 3. 4. 5. Instrucciones de aritmtica y lgica. Instrucciones de movimientos de datos. Operaciones de datos en bloques. Instrucciones de control del programa. Instrucciones de Entrada - Salida.

1) Instrucciones de Aritmtica y Lgica: Entre ellas se encuentran operaciones binarias, las cuales requieren dos operandos y producen un resultado nico. La suma, la resta, la multiplicacin y divisin, son operaciones standard en la mayor parte de las maquinas con excepcin de algunas mini-computadoras y microprocesadores. Las operaciones de lgica incluida en el conjunto de instrucciones son las operaciones AND, NAND, NOR, XAND, XOR. Tambin dentro de las instrucciones de aritmtica y lgica se encuentran las operaciones de desplazamiento y las de rotacin.

2) Instrucciones de movimientos de datos: Esta instruccin da por resultados la copia de datos desde una localidad de operando a otra; adems del cdigo de operacin, estas instrucciones requieren informacin que identifique los operandos fuentes y destinos. En una computadora de uso general, los datos se pueden mover de: (a) (b) (c) (d) Registro a registro. Registro a memoria. Memoria a registro. Memoria a memoria.

3) Operaciones de datos en bloques: Son aquellas que se efectan con un conjunto de operandos y no con un solo operando. Tambin dentro de esta instruccin se encuentra la de control del programa. Esto hace posible que un programa se adapte a la secuencia inherente al ciclo de maquina de la computadora. En otras palabras, se pueden pasar por alto secciones de instrucciones como resultado de la activacin de un cdigo de condiciones o como resultado directo del diseo del programa. 4) Instrucciones de control del programa Instrucciones de Entrada salida:

Desde el punto de vista de la programacin para el acceso a la memoria o a un perifrico simplemente se requiere el mismo conjunto de instrucciones. Estos sistemas se denominan sistemas de Entrada - Salida mapeados por memoria. La programacin de un dispositivo en estos sistemas requiere el conocimiento de este dispositivo y sus caractersticas, aunque no se necesitan instrucciones especiales. El dispositivo se caracteriza como un conjunto de localidades de la memoria que se dividen en dos subcategorias: un conjunto de registro de estado de control y un registro de informacin. Registro de estado y control. Estos suelen contener informacin acerca del estado inactivo, ocupado, etc. En estos registros tambin se almacena informacin de control, como por ejemplo el tipo de paridad y la velocidad de transmisin de los datos. La informacin contenida en los registros de estado y control se utiliza principalmente para proporcionar una imagen global del hardware cuando este en el programa Registro de informacin: estos constituyen una memoria intermedia para la informacin que se transfiere entre la CPU y el perifrico. En el caso de un dispositivo se transfieren datos sobre la base de carcter por carcter y suele haber solo dos registros. Uno que retiene datos de la CPU al dispositivo y otro que utilice datos del dispositivo a la CPU. Si la Entrada - Salida programada se realiza en un dispositivo unidireccional (solo transmite o solo recibe) entonces nicamente se necesitara un registro. Memoria Los grandes sistemas de computacin suelen dar servicio a grandes cantidades de usuarios. Desde el punto de vista operativo la memoria es una de los principales elementos que componen nuestros sistemas.

Un sistema operativo es un conjunto de programas que hace posible que el usuario de un sistema de computacin tenga acceso controlado a sus recursos, entre esos recursos se encuentran, la CPU, la memoria y los dispositivos de Entrada - Salida. El sistema operativo asigna tiempo a la CPU, distribuye el espacio disponible en la memoria, asigna y controla dispositivos de Entrada - Salida, para cada usuario. Estas funciones se realizan en forma transparente, es decir que el programador escribe el programa como si todo el sistema de la computadora estuviere dedicado a ese programa. Para ofrecer algunas caractersticas del sistema operativo la arquitectura de la maquina debe poseer ciertas propiedades. Para comenzar la maquina debe tener por lo menos 2 modos de operacin diferentes. Una forma, se denomina modo de supervisin y el otro modo del usuario. Cuando la maquina esta en modo del supervisor, la CPU puede ejecutar todas las instrucciones de la maquina. Este es el modo de operacin en el cual corren los programas de los distintos sistemas operativos lo que le da un control del sistema. Todas las peticiones de servicio de los dispositivos perifricos pasan por el sistema operativo ya que las instrucciones de Entrada - Salida, solamente pueden emitirse cuando la maquina se encuentra en modo supervisor. En el modo usuario, la CPU no puede ejecutar todo el conjunto de instrucciones (en particular no se permite la ejecucin de las instrucciones de control de la maquina y de Entrada - Salida. Organizacin de la memoria La memoria es un condensador que si retiene corriente es 1 y si no es 0, se necesita un condensador por bit. Por ejemplo 32 Mb es igual a 32000000 bytes o sea 32000000 * 8 condensadores.

Existen dos tipos de memoria: las memorias dinmicas y las memorias estticas. Las memorias que se suelen usar en los sistemas informticos (RAM) son dinmicas, quedando relegadas las estticas a aplicaciones un tanto especiales como puede ser mantener datos en ellas despus de haber desconectado el equipo y alimentando a estas a travs de bateras. Las memorias estticas presentan una serie de inconvenientes con respecto a las dinmicas; por ejemplo tienen una respuesta mas lenta que las dinmicas y es mas difcil su integracin al necesitar mas electrnica para realizar la clula biestable que es encarga de generar el 0 o el 1 lgico correspondiente al bit. Otro problema lo constituye su mayor consumo, ya que su constitucin interna es mas complicada que la de una memoria dinmica. Las memorias dinmicas son las mas generalizadas y constituyen el grueso de la RAM del ordenador. Poseen respecto a la mayora de las memorias la ventaja de contar con una mayor velocidad, mayor capacidad de almacenamiento y un menor consumo. En contra partida, presentan el inconveniente de que precisan una electrnica especial para su utilizacin, la funcin de esta electrnica es generar el refresco de la memoria. La necesidad de los refrescos de las memorias dinmicas se debe al funcionamiento de las mismas, ya que este se basa en generar durante un tiempo la informacin que contiene. Transcurrido este lapso la seal que contena la clula biestable se va perdiendo. Para que no ocurra esta perdida, es necesario que antes que transcurra el tiempo mximo que la memoria puede mantener la seal se realice una lectura del valor que tiene y se recargue la misma. Es preciso considerar que a cada bit de la memoria le corresponde un pequeo condensador al que le aplicamos una pequea carga elctrica y que mantienen durante un tiempo en funcin de la constante de descarga. Generalmente el refresco de memoria se realiza cclicamente y cuando esta trabajando el DMA. El refresco de la memoria en modo normal esta a cargo del controlador del canal que tambin cumple la funcin de optimizar el tiempo requerido para la operacin del refresco. Posiblemente, en mas de una ocasin en la computadora aparecen errores de paridad en la memoria debido a que las memorias que se estn utilizando son de una velocidad inadecuada ya que las mismas se descargan antes de poder ser refrescadas. Distribucin de la memoria La distribucin de la memoria dentro de la computadora se suele denominar mapa de memoria y en el es posible observar en que zona se encuentran ubicados los registros y programas del sistema operativo. De acuerdo a la cantidad de bit que maneja el microprocesador es la capacidad mxima permitida que se puede direccionar en la maquina. Independientemente de esta disponibilidad de memoria el limite real de direccionamiento va a estar dado por el sistema operativo que se esta usando, por ejemplo el sistema operativo D.O.S. independientemente de la memoria instalada puede direccionar como rea de trabajo 640 Kb. Dispositivos de Entrada - Salida Desde el punto de vista de un sistema de computacin los dispositivos de Entrada-Salida solo comprenden uno de los cuatro componentes principales de una computadora, sin embargo las ramificaciones de EntradaSalida extienden esta simple representacin y pueden tratarse en varios niveles diferentes. Las propiedades

fsicas y elctricas de los dispositivos, la interfaz o controlador con que interacta el procesador central y el apoyo de software del sistema operativo en uso. La unidad de Entrada-Salida puede contar en realidad de muchas interfaces o controladores, incluir un procesador de Entrada - Salida de uso especial pero manejado por la CPU o ambas cosas. El problema de Entrada-Salida puede restringirse en general de las otras consideraciones lgicas y elctricas en un sistema de computacin porque requiere una reconversin en una o varias de las siguientes reas: Velocidad: velocidad de transferencia de datos Lgica: formato de los datos, codificacin. Elctrica: niveles de seales, modalidad analogica-digital y digital-analogica. Fsica: funciones electromecnicas, pticas, de audio, etc. Las operaciones de Entrada-Salida casi siempre requieren un cambio de velocidad para sincronizar la CPU con el dispositivo de Entrada-Salida. Esto impone restricciones tanto al hardware como al software. Por ejemplo el perifrico mas conocido, la terminal de vdeo, tpicamente puede actualizarse por medio de una lnea de comunicaciones en serie, a una velocidad no mayor de 960 caracteres por segundo, una impresora matricial en la que intervienen componentes electromecnicos a 2000 caracteres por segundo. Sin embargo una CPU puede procesar instrucciones cientos o miles de veces mas rpido que esto. Adems debe manejar mltiples dispositivos de Entrada-Salida en forma simultanea y realizar otras funciones de calculo en lugar a esperar a que se complete cada operacin de Entrada-salida. En las transacciones de Entrada-salida siempre existen operaciones entre el CPU y el perifrico y un apoyo de un protocolo lgico que a menudo implica comunicaciones de transferencia de datos sincronizados (solicitud y reconocimiento). La especificacin y el diseo global del dispositivo influye en el formato lgico de los datos. Adems, casi toda la Entrada-salida implica un cambio fundamental en la representacin elctrica o fsica de la informacin. Dentro de la computadora los datos y seales de control acostumbran a estar en la forma de niveles de voltaje o de acuerdo a una lgica dada. La operacin de Entrada-salida a menudo implica una conversin entre analgico, mecnico, magntico, de audio u otra forma para almacenamiento, transmisin o exhibicin de datos. Se considera el campo de Entrada-Salida desde 3 puntos de vista principales: hardware, software y diseo. Tipos y ejemplos de dispositivos

Cuatro clases principales de tcnicas se aplican comnmente en forma individual o combinada para controlar la transferencia de datos de Entrada - Salida: 1. Entrada Salida controlada por programa: el procesador supervisa todas las transferencias de Entrada - Salida a travs de la iniciacin de ordenes y la verificacin del estado del dispositivo. Esta tcnica se emplea en aplicaciones especializadas y diagnsticos de dispositivos. La Entrada - Salida por programa utiliza la interfaz de hardware en forma mas simple pero no aprovecha eficientemente los recursos. 2. Entrada Salida por interrupciones: las funciones son iniciadas bajo el control del programa pero la sincronizacin se maneja por medio de solicitudes de interrupcin al hardware y el dispositivo asociado interrumpe el servicio de rutinas. Se utilizan en aplicaciones de baja o media velocidad en un entorno especializado o de multiprocesamiento. La Entrada - Salida activada por interrupciones utiliza hardware de complejidad relativamente baja y permite el diseo de software eficiente. 3. Acceso directo a memoria (DMA): la transferencia de Entrada - Salida de un bloque de datos completo se establece bajo el control del programa y se implementa con hardware de uso especial que transfiere datos directamente hacia o desde la memoria principal. Esto ocurre sin mas intervencin de la CPU en forma concurrente con la ejecucin del programa. El DMA se utiliza en dispositivos de velocidad media o alta en forma muy eficiente pero requiere una interfaz de hardware mas completa. Entre los usos mas comunes se cuenta los controladores de cinta o disco magntico, enlace entre los procesadores y procesadores de grficos de alta velocidad. 4. Entrada Salida mapeada por direcciones: la transferencia de datos se realiza entre la CPU y la regin lgica del espacio direccionable del programa, que en realidad es parte de un dispositivo de Entrada Salida, tal como una pantalla de imgenes o un canal de direcciones en lugar de la memoria principal. Esta tcnica permite tanto la manipulacin del programa de datos como las transferencias directas entre el dispositivo de Entrada Salida y el almacenamiento final de la informacin. La Entrada Salida mapeada por direcciones es un mecanismo eficiente y transparente que se utiliza con dispositivos estructurados, no es una extensin del DMA sino una tcnica alternativa para ciertas aplicaciones. Estructuras de canales de Entrada salida La configuracin de Entrada Salida es en trminos generales la seccin menos estandarizada de un sistema de computacin, aunque solo puede disponerse de un numero pequeo de opciones del procesador, la seleccin del tipo y nmeros de dispositivos de Entrada Salida depende considerablemente de las

aplicaciones. Adems la configuracin de Entrada Salida tiende a cambiar conforme se desarrolla y expande el sistema. Es muy deseable poder agregar o desmontar dispositivos sin tener que volver a configurar la maquina bsicamente minimizando al mismo tiempo el costo y la complejidad. El mtodo fundamental para alcanzar estas metas es el diseo del hardware y de la modularidad de dicho diseo. El vehculo habitual para lograrla en el sistema de Entrada salida es el canal de Entrada Salida comn. En este canal se interconectan dispositivos de Entrada Salida, la CPU y la memoria principal y permite comunicaciones flexibles entre estas unidades. Las funciones principales del canal de Entrada Salida hace posible que mltiples dispositivos: 1) Transfieren informacin por trayectorias de datos comunes compartiendo y reduciendo la complejidad del hardware. 2) Se agregan o desmontan dispositivos simplemente enchufando o desenchufando sus cables (plug and play). 3) Se enlace va a un mecanismo, el canal de Entrada Salida empleando especificaciones lgicas, elctricas y fsicas estandarizadas. Esta estandarizacin hace posible que familias enteras de computadoras con diverso nivel de rendimiento utilicen los mismos perifricos. Adems, el diseador de una interfaz del dispositivo de Entrada Salida no necesita estar familiarizado con el diseo de la CPU, ni conocer con que maquina en particular va a funcionar la interfaz. Solo debe comprender las caractersticas del canal, cuyas especificaciones necesarias pueden clasificarse en 3 categoras: a) Lgicas: definicin y agrupacin de seales relacionadas de polaridad lgica, por ejemplo: direccin, datos, control, sincronizacin, etc. b) Elctricas y fsicas: niveles de seales, tipos de cables, conectores, etc. c) Protocolo: reglas de uso del canal, tal como las relaciones de tiempo (temporizacin, sincronizacin, reconocimiento y arbitraje).

Organizacin lgicas y fsica del almacenamiento magntico

Organizacin lgica

Almacenamiento Magntico: el almacenamiento de datos sobre un medio magntico se realiza magnetizando el medio en el sentido u otro. Durante le lectura, cada cambio de estado magntico (transicin) produce un pulso en la cabeza lectora, el sentido de la transicin es irrelevante, lo que cuenta son los tiempos en que estas transiciones se producen . la tcnica del registro se conoce como MFM (modulacin en frecuencia modificada) esta es una mejora del mtodo anterior (MF: modulacin en frecuencia) que se aplicaba a dispositivos de simple densidad. En FM cada aproximadamente 4 milisegundos se considera una celda, que codifica un BIT. Los limites de las celdas estn dados por transiciones fijas que sirven para sincronizar o la controladora con el medio ledo (reloj). En medio de cada celda, una transicin extra indica 1, y su ausencia un 0. Las caractersticas del medio imponen una restriccin al tamao de la celda y a la densidad de informacin grabada. El mtodo MFM se basa en suprimir las transiciones del reloj. Excepto entre dos ceros. Como consecuencia , el tiempo entre transiciones equivale como mnimo a una celda completa . Las celdas pueden entonces hacerse en la mitad de tamao que FM y por lo tanto lograr que la densidad de grabacin sea doble. Sectorizacin: cada pista del disco almacena una cadena de Bit, que codifica informacin. Esta codificacin incluye, adems de los datos del usuario, informacin adicional que permite sincronizar la lectura y sectorizar la pista. Las pistas se dividen en un cierto numero de sectores sobre los cuales se reparte la informacin del usuario. La sincronizacin requerida para determinar el comienzo de la pista se obtiene por medio de una marca ptica llamada orificio de ndex. Un fotosensor determina el momento en que pasa por un punto determinado, all comienza la lectura de la pista. El comienzo de la pista contiene bytes de sincronizacin y a continuacin uno tras otro los sectores que incluyen espacios sin informacin ni transiciones magnticas. El acceso a un sector es en cierta manera secuencial. Una tcnica alternativa que no se usa en los discos flexibles pero si en algunos rgidos es la sectorizacin dura. Adems del ndex, casa sector incluye 2 registros de informacin el de identificacin y el de datos. El registro de identificacin incluye una etiquete que indica a que pista y a que lado pertenece el sector, cual es su numero y a que lado pertenece el sector, cual es su numero y que longitud de datos tiene. El registro de datos contiene los datos especficamente narrados, en ambos contiene un par de bytes de control (CRC) permite verificar si ha habido corrupcin en la informacin o error en la lectura. Posicionamiento: un sector de un floppy se caracteriza por 3 parmetros: pista, lado o cabeza y numero de sectores. Para acceder a un sector el dispositivo debe seleccionar la cabeza lectora que corresponda, trasladarla hasta la pista a leer y leer la pista hasta encontrar una etiqueta con la identificacin del sector buscado.

El posicionamiento de la cabeza lectora o grabadora se realiza mediante un motor paso a paso, durante el encendido de la maquina la posicin de la cabeza es recalibrada, llevando la cabeza hasta la pista 0, lo que se determina mediante un sensor ptico o mecnico. Cuando el acceso debe hacerse sobre la pista N, la cabeza es avanzada o retrocedida la cantidad de pasos necesarios.

ORGANIZACION LGICA DE LA INFORMACION

La administracin de un sistema de archivos depende de un delicado equilibrio: la consistencia de los datos que permiten acceder a la informacin contenida en los archivos. Cuando esa consistencia se pierde, la informacin aunque presente e inalterada se puede tornar irrecuperable. D.O.S. administra el acceso a un sistema de archivos de forma anloga a un sistema manual de ndices y numeracin de paginas. Area de sistema: La primera rea a considerar es la tabla de particin, existe una por cada unidad lgica, en el primer sector de los mismos; en la primera unidad lgica comparte el sector con el cdigo de Master Boot del disco. La tabla de particin incluye unos pocos datos fundamentalmente posicin y tamao de la particin (medidos en cilindros). Solo se altera durante operaciones tales como particionamiento o formateo del disco y no durante la operacin normal. En el cilindro siguiente ala tabla de particin comienza el sector de boot y a continuacin la tabla de alocacin de archivos (FAT). Si bien en N de FAT es parametrizable los medios magnticos incluyen uniformemente 2; uno principal y otro secundario, que deberan ser idnticos. La funcin de la copia secundaria es, exclusivamente la de un resguardo para el caso en que se presente un error de lectura de la tabla primaria. A continuacin de ambas FAT se presenta el rea del directorio raz. Clusters:

A los fines de organizacin todo disco se divide en pequeos elementos denominados clusters, cada uno de los cuales abarca 1 o mas sectores y que se consideran numerados correlativamente partiendo del comienzo del rea de archivos del disco (es decir a continuacin del rea de sistemas). Es habitual el uso de clusters de 2 Kb., 4 sectores de 512 bytes. Un archivo D.O.S. toma una cantidad entera de clusters (si bien el ultimo esta ocupando solo parcialmente). No se requiere que los clusters de un archivo sean consecutivos; en rigor un archivo puede incluir clusters diseminados a lo largo del disco. El acceso a un archivo implica conocer esta secuencia de clusters que lo integran, y eventualmente alterarla para elongarlo o truncarlo; la informacin necesaria para ello se almacena en directorios y en la FAT.

Directorio raz:

Es un rea divida en entradas de 32 bytes, cada una de las cuales corresponde a un archivo. El numero de entradas es variable (generalmente 512) y determina la extensin del directorio, que ocupa un numero entero de sectores. Cada entrada se divide en campos que contienen el nombre del archivo, sus atributos, fecha y hora de ultima modificacin e informacin acerca de la localizacin del archivo. Subdirectorio: una clase especial de archivos son los subdirectorios. Si bien D.O.S. no permite accederlos de manera anloga a los archivos, el mismo los trata en forma similar. Un subdirectorio se diferencia de un archivo comn por una marca de atributo, y su contenido se estructura en entradas, tal como ocurre con el directorio raz.

FAT

Se trata de un mapa del disco, dividido en clusters. La FAT es un arreglo de tantas celdas como clusters integran el disco; en cada celda se almacena un puntero que indica que clusters sigue al correspondiente a la celda en la secuencia. Ntese que de ninguna manera se indican en la FAT a que archivo pertenece un clusters; simplemente se codifican cadenas. Supongamos que el primer clusters de un archivo es el 2033 (surge de la entrada de directorio que define el archivo). La posicin 2033 de la FAT, a su vez contiene el valor 3854; esto indica que el archivo incluye

los clusters 2033-3854..., en ese orden. Un valor de -1 (FFF o FFFF en hexadecimal) indica el fin de la cadena es decir, el ultimo clusters del archivo. El almacenamiento del archivo se deduce entonces partiendo de la entrada de directorio y recorriendo la secuencia codificada en la FAT. Naturalmente no todos los clusters pertenecen a algn archivo. Los clusters libres son marcados en la FAT con un 0. Clusters no ocupados, pero cuyo uso esta prohibido en general por corresponder en sectores defectuosos

Falta de concordancia entre la longitud de archivo (que debiera ocupar 3 clusters) y la de la cadena que presenta la FAT.

Localizacin

La informacin que en cada entrada de directorio permite determinar que clusters integran el archivo viene dada en forma de punteros. Cada entrada contiene la longitud (bytes) del archivo y el numero del 1er. clusters del mismo. El resto de los clusters del archivo surge del examen de la FAT. Organizacin El esquema as delineado resulta bastante remitivo: una simple alteracin de la FAT puede confundir al operativo respecto de la localizacin de los archivos. La organizacin de D.O.S. no es redundante y si expuesta a inconsistencias. La mejor manera de comprender las inconsistencias del rea de sistema es a travs de la consideracin de errores puntuales .D.O.S. no efecta ningn reconocimiento global (el utilitario CHKDSK apenas realiza rudimentariamente esta funcin), de manera que aun un caos en el rea de sistemas es visto por D.O.S. como una gran cantidad de errores puntuales o como un conjunto de situaciones, correctas que no tienen consistencias entre s. Algunas de las inconsistencias que se puedan redundar: El nmero de un clusters que integran un archivo es ilegal: O (clusters libre), FFFF (bud clusters, no usable), o un nmero que excede la capacidad del disco lgico. Falta de concordancia entre la longitud de archivo almacenada en la entrada de directorio y la longitud de la cadena (que viene dada por la cantidad de clusters enhebrados hasta encontrar el cdigo del ultimo clusters o fin de archivo). D.O.S. no detecta sino uno de las 2 posibilidades: que la cadena termine antes de haber alcanzado la longitud total del archivo. Si la cadena es ms larga que la correspondiente a la longitud declarada, D.O.S. lo ignorara. Enlace cruzado: Nada en la FAT impide declarar un mismo clusters como siguiente a otros dos. (solo un analisis global pone de manifiesto entre error). Basta que 2 celdas de la FAT contengan el mismo puntero. As, las cadenas de 2 archivos pueden convergir en un punto dado en una sola cadena.

Consecuencias: Cuando se escribe el archivo A, tambin se esta escribiendo el archivo B. La cadena comn se trunca o se elonga conforme a la operacin sobre A o B, indistintamente. En particular, as se borra A, B queda truncado, (la cadena comn a ambos es eliminada, y posteriormente aparecer una inconsistencia al acceder a B: el clusters en el que se produca el enlace cruzado aparecer como libre, cuando se esperaba que formara parte de la cadena de B). Enlace cruzado mltiple: mas de 2 archivos pueden convergir en una cadena nica. Cadenas circulares: El enlace cruzado puede involucrar a 1 solo archivo .D.O.S. leer (o escribir) cclicamente el archivo, cuya secuencia de clusters codificada en la FAT podra ser, en un ejemplo arbitrario: 2033-3854-2033.... Cadenas perdidas, una cadena normal o anmala puede no estar apuntada por ninguna entrada de directorio (o sea, no pertenecer a ningn archivo). Anomalas en la entrada de directorio. El clusters definido en la entrada de directorio como 1ro. del archivo puede ser ilegal. As mismo, el atributo del archivo puede ser errneo (por ej.: un archivo de texto que aparezca con el atributo de subdirectorio).

Perdidas de consistencia: posponiendo la consideracin de posibles orgenes, se ve que la arquitectura del sistema de archivos de D.O.S. esta claramente expuesta a que un error aun puntual) en la informacin contenida en el rea de sistemas genere inconsistencias graves e impida la recuperacin de la informacin grabada.

Paradjicamente, en esos casos, la informacin "perdida" sigue permaneciendo en el disco... mezclada con decenas de miles de clusters de otras piezas de informacin. Lo que se ha esfumado es la posibilidad de rescatarla adecuadamente Familias de procesadores es el nombre que lleva la lnea de microprocesadores de bajo costo de Intel. El objetivo era poder, mediante esta segunda marca, penetrar en los mercados cerrados a los Pentium, de mayor rendimiento y precio. El primer Celeron fue lanzado en agosto de 1998, y estaba basado en el Intel Pentium II. Posteriormente, salieron nuevos modelos basados en las tecnologas Intel Pentium III, Intel Pentium 4 e Intel Core 2 Duo. El ms reciente esta basado en el Core 2 Duo (Allendale). En el momento en el que se introdujo el Celeron, preocupaba a Intel la ya mencionada prdida de cuota de mercado en los sectores de bajo poder adquisitivo ( low-end). Para evitar competencia, dejaron de lado el estandarizado Socket 7 y lo reemplazaron por el Slot 1. Las dems marcas (AMD,Cyrix) tuvieron dificultades de ndole tcnica y legal para fabricar microprocesadores compatibles. Los procesadores Celeron pueden realizar las mismas funciones bsicas que otros, pero su rendimiento es inferior. Por ejemplo, los Celeron usualmente tienen menos memoria cach o algunas funcionalidades avanzadas desactivadas. Estas diferencias impactan variablemente en el rendimiento general del procesador. Aunque muchos Celeron pueden trabajar prcticamente al mismo nivel de otros procesadores, algunas aplicaciones avanzadas (videojuegos, edicin de vdeo, programas de ingeniera, etc.) tal vez no funcionen igual en un Celeron. Se dividen en tres categoras, las cuales se dividen a su vez en varias subclases: P6: Basada en los procesadores Pentium II y Pentium III Netburst: Basada en los procesadores Pentium 4 Intel Core: Basados en los procesadores Intel Core 2 Duo

Intel Pentium Es una gama de microprocesadores de quinta generacin con arquitectura x86 producidos por Intel Corporation. El primer Pentium se lanz al mercado el 22 de marzo de 1993,1 con velocidades iniciales de 60 y 66 MHz, 3.100.000 transistores, cache interno de 8 KiB para datos y 8 KiB para instrucciones; sucediendo al procesador Intel 80486. Intel no lo llam 586 debido a que no es posible registrar una marcacompuesta solamente de nmeros. Pentium tambin fue conocido por su nombre clave P54C. Se comercializ en velocidades entre 60 y 200 MHz, con velocidad de bus de 50, 60 y 66 MHz. Las versiones que incluan instrucciones MMX no slo brindaban al usuario un mejor manejo de aplicaciones multimedia, como por ejemplo, la lectura de pelculas en DVD sino que se ofrecan en velocidades de hasta 233 MHz, incluyendo una versin de 200 MHz y la ms bsica proporcionaba unos 166 MHz de reloj. La aparicin de este procesador se llev a cabo con un movimiento econmico impresionante, acabando con la competencia, que hasta entonces produca procesadores equivalentes, como es el 80386, el 80486 y sus variaciones o incluso NPUs. Las siguientes empresas fueron afectadas por la aparicin del Pentium: Advanced Micro Devices, Mejor conocida como AMD. Tuvo que crear sus procesadores desde cero. Este es el K5 y el K6 (A estos procesadores se los bautiz as debido a que "K" significa Kriptonita, y como se sabe, la Kriptonita debilita al super-hroe de historietas y pelculas Superman esto es en consecuencia a lo que le hizo Intel a sus competidores con la aparicin de Pentium) Cyrix, que produca muy buenos 486, luego fue adquirida por VIA Harris LU-MATH Estas ltimas dos no fueron muy conocidas aunque sus versiones de procesadores de alto rendimiento (como el Harris 80386) llegaron tarde y lamentablemente no pudieron hacerse un hueco en el mercado. Pentium posea una arquitectura capaz de ejecutar dos operaciones a la vez gracias a sus dos pipeline de datos de 32 bits cada uno, uno equivalente al 486DX(u) y el otro equivalente a 486SX(u). Adems, posea un bus de datos de 64 bits, permitiendo un acceso a memoria 64 bits (aunque el procesador segua manteniendo compatibilidad de 32 bits para las operaciones internas y los registros tambin eran de 32 bits). Intel Core es una marca utilizada para varios de gama media a alta gama de los consumidores y de negocios de microprocesadores realizados por Intel . En general, los procesadores Core son vendidas como las variantes ms potentes de los mismos procesadores que se comercializan como de nivel de entrada Celeron y Pentium . Del mismo modo, las versiones iguales o ms capaces de procesadores Core tambin se venden como Xeon procesadores para el servidor y el mercado de estaciones de trabajo. La formacin actual de procesadores Core incluye la ltima Intel Core i7 , Intel Core i5 y Intel Core i3 , y el mayor procesador Intel Core 2 Solo , Intel Core 2 Duo , Intel Core 2 Quad y Core 2 Extreme de Intel lneas. [ 1 ]

El Sempron es una categora de microprocesador de bajo costo con arquitectura X86 fabricado por AMD. El AMD Sempron reemplaza al procesadorDuron siendo su principal competidor el procesador Celeron de Intel. Las primeras versiones fueron lanzadas al mercado en agosto de 2004. Las versiones iniciales de este procesador estaban basadas en el ncleo Thoroughbred/Thorton del Athlon XP, con una cach de segundo nivel de 256KiB y un bus de 333 MHz (FSB 166 MHz). Su ndice de prestaciones relativas (PR) se situaba entre 2400+ y 2800+ dependiendo del modelo, aunque el ndice no es calculado de la misma forma que para los Athlon XP, siendo los Sempron algo ms lentos a mismo ndice de prestaciones relativas. Posteriormente el Sempron se bas en el ncleo Barton del Athlon XP. Esta versin tena un ndice de prestaciones relativas de 3000+ y posea una cach de segundo nivel de 512 KiB. Las versiones del Sempron basadas en el Athlon XP se puede emplear en placas base con zcalo de procesadorSocket A. En el transcurso de tiempo en que se agotaron las versiones basadas en los ncleos Barton y Thoroughbred/Thorton, estas fueron reemplazadas con una variante del ncleo del Athlon 64 llamada Paris, que no implementa el conjunto de instrucciones AMD64, pero s el controlador de memoria, con una cach de segundo nivel de 256 KiB. Estas versiones del Sempron se puede emplear en placas base con zcalo de procesador Socket 754. Desde hace algunos aos todos los procesadores Sempron que se comercializan lo hacen con el conjunto de instrucciones AMD64 activado, basadas en el ncleo Palermo, que incorpora soporte parcial para instrucciones SSE3, y puede venir con una cach de segundo nivel de 128 o 256 KiB, dependiendo de sus prestaciones relativas, que tienen tope en el modelo 3800+ dentro del nuevo zcalo AM2. AMD Athlon El Athlon original, Athlon Classic, fue el primer procesador x86 de sptima generacin y en un principio mantuvo su liderazgo de rendimiento sobre los microprocesadores de Intel. AMD ha continuado usando el nombre Athlon para sus procesadores de octava generacin Athlon 64. Phenom es el nombre dado por Advanced Micro Devices (AMD) a la primera generacin de procesadores de tres y cuatro ncleos basados en la microarquitectura K10. Este nombre fue dado a conocer a finales de abril del 2007, reemplazando as a la serie de alto rendimiento de AMD (Athlon 64 X2). Los primeros dos modelos de la serie 8000 (Phenom X3 8400 a 2,1 GHz y el X3 8600 a 2,3 GHz) fueron lanzados al mercado en marzo del 2008. Estos microprocesadores cuentan con tres ncleos (en realidad cuatro, con uno de ellos desactivado) y AMD afirma que mejoran el rendimiento hasta en un 30% respecto a un microprocesador AMD de doble ncleo a igual frecuencia, otorgndole al usuario una mejor experiencia de Alta definicin (HD) con soporte para los ms recientes y exigentes formatos, incluyendo VC-1, MPEG2 y H.264 en un PC del mercado masivo. Un mes antes del lanzamiento oficial, AMD ya comercializaba procesadores de tres ncleos basados en el escalonamiento (stepping) "B2", los cuales tenan un fallo (bug) cuando se realizaba una aceleracin de reloj (es decir, cuando se les aplicaba overclocking). Para el diseo del Phenom se incluy la tecnologa de manejo de cache de stepping "B3", la cual corrige todos los bugs de su versin prototipo.