Universidad de Alcal

Departamento de Electrnica

INTERCONEXIN ENTRE FAMILIAS LGICAS: CMOS DE 5V, BAJA TENSIN Y TTL

Circuitos Electrnicos Ingeniera de Telecomunicacin

Manuel Mazo Quintas Sira Palazuelos Cagigas Octubre de 2002

4. Interconexin entre familias lgicas: CMOS de 5V, baja tensin y TTL

4.1. Introduccin
Aunque en el diseo de sistemas digitales lo ms frecuente es utilizar circuitos de la misma familia lgica, en muchos casos el diseador se ve en la necesidad de tener que utilizar diferentes familias. Las razones que conducen a la necesidad de utilizar diferentes familias son diversas, siendo una de ellas la necesidad interconectar diferentes subsistemas digitales. En general, al disear un sistema digital, se deben tener muy presentes las caractersticas de entrada y salida de cada circuito, garantizando que los niveles de corriente y tensin de salida y entrada de los diferentes circuitos a interconectar sean compatibles entre s. La compatibilidad entre circuitos correspondientes a una misma familia lgica siempre est garantizada, sin embargo, cuando se conectan diferentes familias esto no es as; siendo muy frecuente que la interconexin directa entre diferentes familias no sea posible. El objetivo de este tema es estudiar la interconexin entre diferentes familias lgicas. En concreto nos vamos a centrar en la interconexin entre las familias CMOS de 5V, de baja tensin y TTL, advirtiendo que esta ltima est en clara desaparicin, siendo prcticamente nulos los sistemas de nuevo diseo que utilizan esta tecnologa.

4.2. Condiciones de compatibilidad entre familias

Cuando se conecta la salida de un circuito (al que denominamos excitador o driver) a la entrada de otro (que denominaremos carga o receiver), deben cumplirse dos condiciones, unas impuestas por las tensiones y otras por las corrientes. Desde el punto de vista de las tensiones debe existir una correcta interpretacin, por parte del circuito que funciona como carga, de los niveles de tensin proporcionados a la salida del circuito excitador. Si un circuito est excitado (por tanto, fijando un determinado valor lgico a su salida) y a su vez ste ataca a otro, las condiciones de compatibilidad entre ambos, desde el punto de vista de tensiones, se pueden escribir de la siguiente forma:
VOL max (driver ) VIL max (receiver ) VOH min (driver ) VIH min (receiver )

<36>

VOL min (driver ) VIL min (receiver ) VOH max (driver ) VIH max (receiver )

<37>

Las dos primeras condiciones (ec. 36) garantizan que los niveles lgicos de salida de un circuito (excitador, driver) sean interpretados correctamente por el otro (carga, receiver). Las dos ltimas desigualdades (ec. 37) son de seguridad, y se deben cumplir para que las tensiones de salida del circuito excitador en ningn caso superen las mnimas y mximas permitidas a las entradas de circuito que acta como carga. Este ltimo aspecto es especialmente importante cuando se interconecten familias lgicas que funcionan con diferentes tensiones de alimentacin, por ejemplo la conexin de familias TTL o CMOS a 5V, actuando como drivers a familias de -2Manuel Mazo Quintas Sira Palazuelos Cagigas

baja tensin (actuando como receivers). Hemos de advertir que los fabricantes no suelen dar los valores de VOLmn, VILmn VOHmx y VIHmx, por lo que las condiciones de las dos ltimas desiguadades (ec. 36) se deben deducir a partir del anlisis de los circuitos de entrada y salida de los dispositivos interconectados, si bien con carcter general los valores de VOHmx y VIHmx coinciden con el valor de la alimentacin, y VOLmn y VILmn suelen ser 0 voltios. Desde el punto de vista de corrientes, se debe cumplir que el circuito excitador debe ser capaz de suministrar la corriente que demanda la entrada del circuito que funciona como carga, lgicamente garantizando la compatibilidad de tensiones (ecs. 36 y 37). Por tanto, desde el punto de vista de corrientes deben cumplirse dos condiciones: 1. los signos de las corrientes de entrada y salida deben ser opuestos, tanto a nivel alto como a nivel bajo, considerando las corrientes entrantes a los circuitos como positivas, 2. los valores de los mdulos de las corrientes deben cumplir las siguientes desigualdades:

I OHmx I IHmx I OLmx I ILmx

<38>

En la figura 39 se muestran grficamente las relaciones de compatibilidad de tensiones y corrientes que acabamos de ver.

Figura 39. Representacin grfica de las relaciones que deben cumplirse entre las tensiones de entrada y salida, as como entre las corrientes de entrada y salida para que exista compatibilidad entre circuitos integrados.

En la figura 40 se muestran los niveles lgicos de entrada y salida para las diferentes familias de baja tensin, TTL y CMOS alimentadas a 5V. Bien entendido que esta tabla se ha establecido suponiendo que los mrgenes de las tensiones de alimentacin de las familias de baja tensin es de 2.7-3.6V. A partir de los niveles de tensin mostrados en la figura 40, junto con los valores -3Manuel Mazo Quintas Sira Palazuelos Cagigas

de las corrientes de entrada y salida, se puede realizar un resumen de la compatibilidad entre las diferentes familias. En este sentido, la tabla 3 da una visin resumida de la compatibilidad entre las familias CMOS de 5V, algunas subfamilias de baja tensin (LV, LVC, ALVC, LVT) y la familia TTL.

Figura 40. Niveles lgicos de entrada y salida para diferentes tipos de familias lgicas y tensiones de alimentacin.

Tabla 3. Compatibilidad entre familias lgicas, suponiendo que las familias de baja tensin estn alimentadas con tensiones dentro del rango de 2.7-3.6V

Salida LV LV LVC ALVC Entrada LVT TTL CMOS (5V) LVC ALVC LVT TTL CMOS (5V) DT LVC/T

T T T T T
DN LVC/T

T T T T T
RP

T T T T T
DN LVC/T

T T T T T
RP

T(*) T(*) T(*) T(*) T

RP HCT

T
DT LVC/T

T T T

-4-

Manuel Mazo Quintas Sira Palazuelos Cagigas

Leyenda

T: compatible en tensin y en corriente.

DT: divisor de tensin. DN: circuito desplazador de nivel. RP: resistencia de pull-up a 5V. HCT: utilizacin de una puerta HCT como interfaz. LVC/T: circuito LVC o LVT como interfaz. (*) Siempre y cuando se cumplan las restricciones de seguridad a nivel alto (VOHmxTTL < VIHmxLV). En caso contrario ser necesario utilizar resistencias de pull-down, como se explicar en el apartado correspondiente. A modo de ejemplo, de la tabla 3 se deduce que la salida de un circuito de la familia LV puede atacar a la entrada de una TTL pero no a un CMOS alimentado a 5V, en este ltimo caso se necesita intercalar entre la salida del LV y la entrada del CMOS un desplazador de nivel (level shifter). Tambin se puede ver que la salida de un CMOS alimentado a 5V puede atacar a la entrada de un LVC, LVT, TTL y a otro CMOS (como es lgico) pero se necesita un adaptador de nivel para los LV y ALVC. En lo que sigue, para una mayor claridad, todas las tensiones y corrientes asociadas al circuito que acta como driver (circuito 1 de la figura 41) se le aadir en subndice (1) y las asociadas a circuito que acta como receiver (circuito 2 de la figura 41) se le aadir el subndice (2).

Figura 41. Conexin entre dos circuitos integrados digitales.

Ejemplo 1

Los parmetros suministrados por un fabricante para dos subfamilias TTL se muestran en la tabla siguiente:
Subfamilia
A B

VOHmn
2.4V 2.7V

VOLmx
0.4V 0.5V

VIHmn
2V 2V

VILmx
0.8V 0.9V

IOHmx
-400:A -2mA

IOLmx
16mA 20mA

IIHmx
40:A 20:A

IILmx
-1.6mA -0.5mA

Analice la compatibilidad entre las subfamilias, cuando la subfamilia A excita a la B. Solucin Hay que analizar la compatibilidad en tensiones y corrientes. Tensiones: VOLmxA # VILmxB , 0.4V#0.9V -5-

, S
Manuel Mazo Quintas Sira Palazuelos Cagigas

VOHmnA $ VIHmnB , 2.4V$2V Corrientes: |IOHmxA| $ |IIHmxB| , 400A $20A |IOLmxA| $ |IILmxB| , 16mA $0.5mA

, S

, S, signos opuestos , S, signos opuestos

Se puede concluir que ambas familias son compatibles, cuando la familia A excita a la B. Ejercicio propuesto. Compruebe la compatibilidad en sentido opuesto, cuando la familia B excita a la A.

4.3. Interfaz CMOS 5.0V (driver) a familias de baja tensin (receiver)

En este apartado se a va describir cmo se puede realizar la conexin entre la familia CMOS a 5V y las familias de baja tensin. Para ello vamos utilizar la figura 40 como referencia para la compatibilidad de tensiones y los datos de la tabla 4, (donde se ha elegido la subfamilia HCMOS) para la compatibilidad de corrientes. Los valores de tensin y corriente de entrada y salida de cada una de estas subfamilias han sido recopilados en la tabla 4, para utilizarlos a lo largo de este apartado.
Tabla 4. Valores tpicos de tensiones y corrientes para la familia CMOS (HC) y diversas familias de baja tensin.

VOHmn 74HC00 (5V) 74LV00 (3.3V) 74ALVC00 (3.3V) 74LVC00 (3.3V) 74LVT00 (3.3V) 4.9V 3.1V 3.1V 3.1V 2.4V

VOLmx 0.1V 0.2V 0.2V 0.2V 0.4V

VIHmn 3.5V 2.0V 2.0V 2.0V 2.0V

VILmx 1V 0.8V 0.8V 0.8V 0.8V

IIHmx 1mA 1mA 5mA 5mA 1mA

IILmx -1mA -1mA -5mA -5mA -1mA

IOHmx -4mA -25mA -50mA -50mA -20mA

IOLmx 4mA 25mA 50mA 50mA 32mA

En el caso de las familias LVC y LVT, tal como se indic en la tabla 3, la salida de CMOS 5.0V a dichas familias se puede hacer directamente. En la figura 42 se muestra el circuito equivalente de una entrada LVT. En ella se puede observar que si el valor de tensin aplicado a la entrada LVT supera el lmite VIHmx(2), sta se aplicar sobre sendos transistores. Los dos transistores, por su configuracin, se encuentra polarizados en corte, por lo que, para asegurar la integridad del circuito, habr que confirmar que el valor de entrada no supera la mxima tensin entre colector y emisor VCEmx, ni, en consecuencia, la tensin entre colector y base VCBmx (estas tensiones suelen ser superiores a 5V). Por lo tanto, las tensiones de salida del circuito CMOS de 5V a nivel alto no suponen, en Figura 42. Circuito equivalente de la conexin de una salida CMOS -6a 5V a una entrada LVT (3.3V). Manuel Mazo Quintas Sira Palazuelos Cagigas

principio, ningn riesgo para una entrada LVT, no siendo necesaria la utilizacin de un circuito interfaz. Para la conexin de una salida CMOS alimentada a 5V con una entrada LVC a 3.3V, se puede realizar un anlisis similar al del circuito de entrada de la subfamilia LVC. Nuevamente ser necesario analizar el circuito de entrada tpico de la subfamilia LVC (vase figura 43). En l, se puede observar que aunque las tensiones aplicadas a la entrada del circuito LVC sean superiores a la tensin de alimentacin del mismo VCC(2), la conexin de diodos zner existente impide que alguno de ellos pueda entrar en conduccin, y la corriente pueda llegar a deteriorarlo. Solamente deber tenerse en cuenta que la tensin zner VZ del diodo D1 sea superior a VOHmx(1) para evitar que el Figura 43. Circuito equivalente de la conexin de una salida CMOS a 5V con una entrada LVC mismo entre en conduccin y pueda destruirse. Puesto (3.3V). que normalmente se cumplir que VOHmx(1)#VZ (D1), la conexin entre ambas subfamilias se realizar directamente, sin necesidad de ninguna interfaz. Para el estudio de la conexin de un circuito CMOS a 5V (driver) con las familias LV y ALVC (receivers), de las grficas de la figura 40 y los datos de la tabla 4 se deduce que esta conexin es compatible a nivel bajo de tensin, sin embargo no ocurre lo mismo a nivel alto. En efecto, cuando la salida del CMOS es un nivel alto, este valor supera el valor mximo de la entrada a la LV (VOHmx(1)>VIHmx(2)). En la figura 44 se muestra una simplificacin de la etapa de entrada de un circuito LV, donde se puede apreciar que existe un diodo conectado entre el terminal de entrada propiamente dicho y la tensin de alimentacin VCC(2). Este diodo entrar en conduccin cuando la salida CMOS a 5V se encuentre a nivel alto, lo que puede provocar corrientes elevadas que pueden llegar a ocasionar la destruccin del mencionado diodo. En cuanto a la subfamilia ALVC, presenta una etapa de entrada como la mostrada en la figura 45. Se puede observar que cuando la tensin de salida del circuito CMOS a 5V sea mayor que la tensin de alimentacin del circuito ALVC (VOHmx(1)$VCC(2)), el diodo D1 conducir en directo, por lo que aparecern corrientes elevadas que pueden provocar su destruccin. Para resolver este problema de interconexin entre CMOS a 5V y las familias de baja tensin LV y ALVC, se pueden utilizar dos posibles soluciones. La primera consiste en introducir un divisor de tensin, que permita -7-

Figura 44. Conexin directa no vlida entre una salida CMOS a 5V y una entrada LV.

Figura 45 Justificacin de imposibilidad de realizar una conexin directa de una salida CMOS a 5V a una entrada ALVC (3.3V). Manuel Mazo Quintas Sira Palazuelos Cagigas

reducir a niveles ms bajos las tensiones a nivel alto de una salida CMOS a 5V. Esta solucin se muestra en la figura 46. Los posibles valores de las resistencias R1 y R2 se deben calcular teniendo en cuenta, por una parte, que cuando la salida del circuito CMOS sea un nivel alto, la tensin en la entrada del circuito de baja tensin debe ser superior o igual a VIHmn de la puerta de baja tensin, ms el margen de ruido deseado; e inferior a la tensin mxima de entrada del circuito de baja tensin. Por otra parte, la corriente mxima que circule por la resistencia R1 no debe superar la mxima que puede dar el circuito CMOS. Estas condiciones, suponiendo despreciable la corriente de entrada al circuito de baja tensin, se pueden escribir como sigue:
VOH min(1) R1 + R2 R2 VIH min( 2 ) + MRH

Figura 46 Alternativa para realizar la interfaz entre un circuito CMOS a 5V y circuitos LV (3.3V) o ALVC (3.3V).

<39>

VOH max(1) R1 + R2 VOH max(1) R1 + R2

R2 VIH max( 2 )

<40>

I OH max(1)

<41>

Dentro de los posibles valores de R1 y R2, la eleccin se debe hacer teniendo presente que valores elevados reducen el consumo de potencia, y valores pequeos favorecen los tiempos de conmutacin (al facilitar la carga y descarga de las capacidades de entrada al circuito que acta como receiver) y la inmunidad al ruido (por reducir la impedancia de salida del conjunto formado por dichas resistencias y la salida del circuito CMOS). Otra posible solucin es la utilizacin de un circuito interfaz de la familia LVC o LVT (como puede ser un buffer LVT244), puesto que, como ya se ha estudiado, estas subfamilias resultan compatibles con la familia CMOS a 5V. As, en la figura 47 se muestra esta ltima solucin.

Figura 47. Interfaz basado en las subfamilias LVC o LCT para la conexin de una salida HC (5V) con una entrada LV (3.3V) o ALVC (3.3V).

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4.4. Interfaz entre familias de baja tensin (driver) a la familia CMOS a 5V (receiver)
Al igual que en el punto anterior, se van a utilizar la figura 40 y los valores de tabla 4 como referencia para estudiar este tipo de conexin. Adems, observando la tabla 3 se puede deducir que la conexin entre las familias de baja tensin y la familia CMOS a 5V, nunca se puede realizar directamente. En todos los casos se requiere un circuito de adaptacin (un pull-up a 5V para las familias LVC y LVT y un level shifter para las familias LV y ALVC) 4.4.1. Familias LVC y LVT Para el caso de las familias LVC y LVT, de la figura 40 se deduce que, desde el punto de vista de tensiones no existe ningn problema a nivel bajo (VOLmx(1) <VILmx(2)); sin embargo, a nivel alto, es necesario realizar una adaptacin de los niveles de tensin de salida para su correcta interpretacin en la entrada del circuito CMOS, ya que VOHmn(1) <VIHmn (2). La solucin ms inmediata para resolver este problema es utilizar una resistencia de pull-up RP conectada entre la salida de la familia de baja tensin y la tensin de alimentacin de 5V (VCC(2),) tal y como se muestra en la figura 48.

Figura 48. Conexin de una salida LVT (3.3V) o LVC (3.3V) a una entrada CMOS a 5V a travs de una resistencia de pull-up.

Figura 49. Salida tpica de la familia LVT

Para determinar el margen de valores de la resistencia Rp, hay que analizar la salida del circuito de baja tensin para ver su comportamiento para los dos posibles estados de salida. Una salida tpica de estos circuitos suele ser la mostrada en la figura 49. Como se puede ver, cuando se fuerza un nivel alto en su salida, el transistor conectado a masa estar cortado, y lo mismo le suceder a los transistores de la parte superior (conectados a VCC(1)) debido a la conexin de Rp a la tensin de 5V, que es superior a VCC(1), cuyo valor no supera a 3.3V. Por tanto, la corriente que circula por la salida de la puerta de baja tensin ser prcticamente nula, y como la corriente de entrada al CMOS tambin se puede despreciar, la tensin de entrada a nivel alto ser Manuel Mazo Quintas -9Sira Palazuelos Cagigas

prcticamente VIH(1), = VCC(2), = 5V, con independencia del valor de RP. El valor de Rp viene condicionado por: VIH = VCC(2) - Rp @(IIHmx +IOHmx)$VIHmn +MR1 y, por tanto: <42>

RP

VCC ( 2 ) VIH min MR1

' I IH max + I OH max

<43>

bien entendido que IOHmx es la corriente de fuga en la salida del circuito de baja tensin, que nada tiene que ver con la IOHmx. Dado que las corrientes son muy pequeas, esta condicin no impone prcticamente ninguna restriccin. Sin embargo, hay que tener presente que si se considera la capacidad de entrada y salida, la carga de esta capacidad se realiza en parte a travs de Rp, y, por tanto, la evolucin temporal de la tensin de entrada al circuito CMOS depender del valor de Rp. Llamando a la capacidad equivalente C, y considerando que inicialmente est cargada a una tensin VOLmx (ya que la conmutacin es de nivel bajo a alto) y que la carga de dicha capacidad se realiza solamente a travs de Rp, la evolucin de la tensin en el punto de unin de ambos circuitos viene dada por:
t RP C

v (t ) = VCC ( 2 ) (VCC ( 2 ) VOL max )e

<44>

y, por tanto, fijado un tiempo, tpLH, de paso de la tensin de salida de VOLmx a VIHmn, se obtiene:
VIH min VCC ( 2 ) + (VCC ( 2 ) VOL max )e
t pLH RP C

RP

t pLH VCC ( 2 ) VOL max C ln VCC ( 2 ) VIH min

RP

t pLH VCC ( 2 ) C ln VCC ( 2 ) VIH min

<45>

En la ecuacin <45> hemos despreciado VOLmax frente a Vcc(2). Hay que advertir que este valor de Rp es el ms restrictivo, ya que en la prctica la capacidad C se carga tambin a travs de la salida del circuito de baja tensin. Si la salida de la puerta de baja tensin es un nivel bajo, hay que garantizar que la corriente por dicha salida no supere a IOLmx, esto es:
VCC ( 2 ) Rp I OL max R p VCC ( 2 ) I OL max

<46>

Donde de nuevo se ha despreciado VOLmax. Un estudio similar se podra hacer para el tpHL, pero en este caso no es necesario ya que la descarga del condensador se realiza de forma ms rpida. -10Manuel Mazo Quintas Sira Palazuelos Cagigas

4.4.2. Familias LV y ALVC En el caso de las familias LV y ALVC, de la figura 40 se deduce de nuevo que desde el punto de vista de tensiones no existe ningn problema a nivel bajo (VOLmx(1) <VILmx(2)); pero, a nivel alto, es necesario realizar una adaptacin de los niveles de tensin ya que VOHmn(1) <VIHmn(2). Sin embargo, en este caso, tal como se indica en la tabla 3, la conexin se debe realizar utilizando un level shifter, no estando permitido utilizar una resistencia de pull-up. Para estas subfamilias el circuito de salida se muestra de forma simplificada en la figura 50, donde se observa la existencia de dos diodos, uno de los cuales, D1, tiene su ctodo unido a VCC(1).

Figura 50. Conexin de una salida LV (3.3V) o ALVC (3.3V) a una entrada HC (5V) mediante un circuito adaptador de las familias LVT o LVC.

Es la presencia de estos diodos la que impide utilizar la solucin de la resistencia de pull-up, ya que esto llevara al diodo D1 a la conduccin, lo que puede provocar corrientes elevadas que pueden producir su destruccin. Por ello, para solucionar los problemas de conexin debe emplearse un circuito de interfaz de adaptacin, basado en un circuito adaptador de las subfamilias LVT y LVC (74LVC4245 -transceiver-, 74ALVC164245 -transceiver de 16 bits-,...), que permiten conectar sus salidas a entradas CMOS de 5V, utilizando una resistencia de pull-up..

4.5. Interfaz de las familias de baja tensin a la familia TTL

De los niveles de tensin de las familias TTL y de baja tensin (ver figura 40 y tabla 4) y de los valores de corrientes de entrada a TTL y salida de las familias de baja tensin, se puede concluir que la interfaz de familias de baja tensin (driver) con las familias TTL (receiver) es directa, ya que se cumplen todas las condiciones de compatibilidad, siempre que la tensin de alimentacin de la familia de baja tensin est en el margen de 2.7- 3.6 V, como queda reflejado en la tabla 3. En consecuencia, la conexin es directa, tal como se muestra en la figura 51.

Figura 51. Conexin de una salida de baja tensin (3.3V) a una entrada TTL.

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4.6. Conexin de la familia TTL a las familias de baja tensin

En este caso la interfaz tambin se puede hacer directamente, ya que los niveles lgicos de las tensiones de salida de las puertas TTL cumplen todas las condiciones de compatibilidad indicadas anteriormente (ver figura 40). Hay que indicar que en este caso no existe riesgo de que entre en conduccin el diodo de entrada (si existe) de la familia de baja tensin, ya que el nivel alto de salida de las familias TTL est en el entorno de los 2.4 V (lgicamente si la familia de baja tensin se alimentara con tensiones inferiores a 2.4V lo dicho no sera vlido). Por tanto, si la familia de baja tensin se alimenta con 3.3V, en la interconexin de TTL (driver) a familias de baja tensin (receiver), nicamente hay que asegurar que las tensiones de alimentacin sean lo suficientemente estables como para no superar las tensiones mximas permitidas a las entradas de las familias de baja tensin. Adems, hay que considerar la recta de carga del circuito TTL: al conectar solamente la entrada del circuito de baja tensin a la salida, como su corriente de entrada es despreciable, la tensin de salida ser de unos 4V, como se puede observar en la figura 52. Para conseguir que la tensin de salida no supere los 3.3V de tensin de entrada mxima permitida por el circuito de baja tensin hemos de conseguir que la corriente de salida sea lo suficientemente grande como para que la VOH disminuya. Para ello, se aade una resistencia entre cada salida y masa que asegura unos niveles lgicos correctos a las entradas de las puertas de baja tensin y unos determinados tiempos de propagacin. En la figura 52 se muestra esta conexin.

Figura 52. Conexin de una salida TTL a una entrada de baja tensin, mediante una resistencia de interfaz.

El valor hmico de la resistencia R se debe deducir a partir de las curvas de salida VOH=f(IOH) del circuito TTL, y de la recta de carga en dicha salida: VOH = - IOH@R (de nuevo se considera despreciable la corriente de entrada de los circuitos de baja tensin). El proceso a seguir para obtener el valor de la resistencia R del circuito de la figura 52 es: 1 se fija un valor para VOH lmite, teniendo en cuenta que, incluso en el peor de los casos, deben cumplirse las condiciones de compatibilidad 2 a partir de las curvas de salida del circuito TTL se obtiene el valor de IOH correspondiente (ver grfica de la figura 52) 3 se calcula el valor de R a partir de la ecuacin 25: VOH = - IOH@R -12<47>
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A modo de ejemplo, si se desea fijar VOH en 3.3V, de la caracterstica de salida (figura 52 se obtiene que la corriente IOH ser de 38mA. Con estos valores, y la ecuacin VOH = - IOH@R se calcula el valor de R:

4.7. Conexin de la familia CMOS (5V) a la familia TTL

Para este caso particular, no es necesario introducir ninguna interfaz auxiliar de conexin, ya que tanto desde el punto de tensiones (ver figura 40) como de corrientes se cumplen todas las condiciones de compatibilidad.

Figura 53. Conexin de una puerta CMOS a 5V a una puerta TTL.

4.8. Conexin de TTL a CMOS (5V)

A partir de la figura 40 y los datos de la tabla 4, se puede comprobar que, con carcter general, desde el punto de vista de tensiones no existe compatibilidad cuando un circuito TTL ataca a uno CMOS a 5V. En efecto, mientras que a nivel bajo los mrgenes de salida TTL se interpretan correctamente por la entrada CMOS, (VOLmx(1) #VILmx(2)), no ocurre lo mismo a nivel alto, ya que no se cumple que VOHmn(1) $VIHmn(2). Conviene indicar que existen subfamilias CMOS, como son la HCT y ACT que son compatibles con las diferentes subfamilias TTL, por tanto no requieren ningn elemento adicional para realizar su interconexin. Desde el punto de vista de corrientes no existe ningn tipo de problema ya la corriente de entrada de un circuito CMOS es prcticamente nula. Por tanto, es necesario resolver el problema que se plantea con los niveles de tensin a nivel alto (excepto para los HCT y los ACT). Una posible solucin a este problema consiste en conectar una resistencia externa entre la salida TTL y la fuente de alimentacin (5V). Para calcular el valor de esta resistencia de pull-up vamos a suponer un circuito tal como el mostrado en la figura 54, donde se ha supuesto un circuito TTL estndar (si bien los resultados que se obtengan seran vlidos para cualquier otra subfamilia TTL).

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Figura 54. Conexin entre un circuito TTL estndar y un circuito CMOS.

Cuando la salida TTL es un nivel bajo, el valor de la resistencia RP viene limitado por la corriente mxima de salida de nivel bajo IOLmx(1) (indicar que en nivel bajo el transistor Q3 estar saturado y Q2 cortado). Por tanto, debe cumplirse la siguiente expresin:
<48>

Donde de nuevo se ha despreciado VOLmx(1), as como IILmx(2). De la ecuacin <48> se obtiene el lmite inferior de Rp:

<49>

Cuando la salida del circuito TTL se encuentra a nivel alto (Q3 estar cortado y lo mismo le sucede a Q2 por la presencia de Rp). En esta situacin debe cumplirse la condicin VOHmn(1)$VIHmn(2), lo que supone que se cumpla la siguiente expresin:
<50>

de donde se obtiene el valor mximo para la resistencia RP.

<51>

Sin embargo, este lmite superior, debido a que las corrientes IOH(1) e IIHmx(2) son prcticamente nulas, no impone en la prctica una restriccin muy exigente al valor mximo que puede alcanzar la resistencia RP. Se plantea, por tanto, una situacin similar a la de la interfaz entre un circuito de baja tensin y un CMOS (apartado 4.4), estando limitado el valor superior de RP por la velocidad de transicin entre un nivel bajo y un nivel alto. Si consideramos que la capacidad parsita en el punto de unin entre la salida TTL y la entrada CMOS es prcticamente la -14Manuel Mazo Quintas Sira Palazuelos Cagigas

capacidad de entrada al CMOS, el circuito equivalente es el mostrado en la figura 55.

Figura 55. Circuito equilavente para obtener la evolucin de VOH en un salida TTL conectada a una entrada CMOS.

A partir del circuito de la figura 55, se puede deducir la evolucin de la tensin vI(2) en la entrada de la puerta CMOS. Esta evolucin, sin tener en cuenta las corrientes de salida de la puerta TTL, vendr dada por:
vi ( 2 ) (t ) = VCC (VCC VOL min )e
t R p CI

<52>

A partir de la evolucin de la tensin de entrada al circuito CMOS, si se fija un tiempo, tpLH, de paso de esta tensin desde el nivel bajo, VOL(1) hasta alcanzar VIHmn(2), se tiene:
VIH min( 2 ) VCC (VCC VOL (1) )e
t pLH R p CI

<53>

y por tanto, el lmite superior de Rp (despreciando VOL(1)) viene dado por:

RP

t pLH VCC C I ln VCC VIH min

<54>

El estudio correspondiente al tpHL no es necesario , ya que la descarga se realiza de forma ms rpida, es decir, el tiempo es menor. Otra alternativa completamente distinta a la de la resistencia de pull-up, es introducir un circuito CMOS de las subfamilias HCT o ACT, entre la salida del circuito TTL y el circuito CMOS (de cualquier subfamilia CMOS distinta a las HCT o ACT). En la figura 56 se muestra esta solucin.

Figura 56. Conexin entre una salida TTL y una entrada HC mediante un circuito interfaz de la subfamilia HCT y ACT.

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