Electrnica 2013

Dr.Lautaro Salazar

PROYECTOS CIRCUITOS CON TRANSISTORES DISEO Y SIMULACIN COMPUTACIONAL

FECHA DE ENTREGA INFORME: 28 de Junio 2013 FECHA PRESENTACION: 7, 10 de Julio 2013

CONDICIONES
Se debe entregar un informe final en hojas tamao carta y en formato de dos columnas (6 hojas mximo) que debe contener al menos lo siguiente: Introduccin resumida. Desarrollo del diseo, formulas de ganancia e impedancia (planilla de calculo en mathcad), Especificacin de componentes y seleccin de transistores (datos de fabricantes), circuito final diseado Tablas comparativas de datos de diseo y de simulacin, respuesta frecuencial (diagramas de bode en Matlab), otros Anlisis de grficas y comentarios. Conclusiones finales. El informe se recibir hasta las 6 de la tarde en Secretara de Electrnica. Licencias mdicas con duracin superior a 15 das originarn situaciones especiales. Se descontar 1 punto por cada da de atraso. Todas las simulaciones deben ser realizadas en alguna versin de PSPICE. Cada grupo debe preparar una presentacin en PowerPoint de no ms de 15 minutos.

ESPECIFICACIONES GENERALES
Para cada circuito analgico considerar voltajes de alimentacin de 12Vdc. Disee para mxima excursin de voltaje y un ancho de banda (BW) especfico (justifique). Evaluar la respuesta frecuencial de Av, Ai, Zin y Zo en funcin de (Diagrama de Bode, mag. y fase). Obtener los valores de potencia disipada en el circuito (Pin, Pout y Ptransistores),

calcule la eficiencia. Para cada circuito lgico considerar alimentacin de 5 V para tecnologa BJT y 5 o 10 V para tecnologa CMOS

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LISTA DE PROYECTOS N Integrantes del grupo Pablo Vela Jorge Hernndez

Descripcin Disee un circuito amplificador de 2 etapas con BJT, acoplamiento capacitivo, que presente una impedancia de entrada mayor a 5 k e impedancia de salida de 8 (parlante). Disee para Ai = 400 a frecuencias medias y 60 Hz en frecuencia inferior de corte. Disee un circuito OR con BJT, tres entradas, evale la lgica, el retardo, rise y fall time Disee un circuito amplificador de 2 etapas con MOSFET, acoplamiento capacitivo, para Av = 250 en frecuencias medias, con Rin = 10000 y para frecuencia inferior de corte de 25 Hz en Av. Se debe alimentar carga RL = 2000. Disee un circuito NOR con BJT, tres entradas, evale la lgica, el retardo, rise y fall time Disee un circuito amplificador con BJT, con acoplamiento directo, que logre Av = 300, con Rin = 3 k. Disee para una frecuencia de corte baja en 100 Hz.. El circuito debe alimentar carga RL = 600 (lnea telefnica). Disee un circuito XOR con BJT, dos entradas, evale la lgica, el retardo, el rise y fall time Disee un circuito amplificador, con acoplamiento directo utilizando JFET, que logre Ai = 500, con Rin mayor de 5 k. El circuito debe alimentar una carga de RL = 8. Disee un circuito AND con BJT, tres entradas, evale la lgica, el retardo, rise y fall time Disee el amplificador Cascodo de la figura, empleando BJT. Determine ancho de banda BW considere una frecuencia de corte baja en 50 Hz. Disee para Av = 200, una carga RL = 1k. Use Vcc = 24 V. Disee un circuito OR con CMOSFET, tres entradas, evale la lgica, el retardo, rise y fall time

Esquemas

Camilo Salazar Gustavo Cuevas 2

Miguel Suarez Eduardo Astete

Benjamn Castro Antonio Saavedra 4

Rodrigo Lpez Alfredo Arenas

Matas lvarez Karla Altamirano

Disee un circuito amplificador utilizando BJT y MOSFET, con acoplamiento capacitivo, que logre Ai = 400, con Zin = 5 k. Disee el amplificador para una frecuencia inferior de corte de 50 Hz en Ai. El circuito debe alimentar carga RL = 50. Disee un circuito NOR con CMOSFET, tres entradas, evale la lgica, el retardo, rise y fall time

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Disee el amplificador Cascodo de la figura con BJT y MOSFET para una Ai = 150, con una carga de RL = 300. Use Vcc = 24 V. Defina primero la ubicacin mas apropiada de los transistores Disee un circuito XOR con CMOSFET, tres entradas, evale la lgica, el retardo, rise y fall time

Sebastian Melo Mauro Contreras

Omar Quilodrn Leandro Monsalve

Disee el circuito amplificador diferencial de la figura, con BJT de manera de obtener frecuencia de corte bajo en 60Hz. Se pretende una Avd = 250, para una carga de RL = 2000 , salida asimtrica. Obtener ganancia en modo comn y en modo diferencial Disee un circuito AND con CMOSFET, tres entradas, evale la lgica, el retardo, rise y fall time

David Arroyo - Gunther Moncada

Disee un amplificador, diferencial con JFET, Aid = 250, con alta impedancia de entrada, para frecuencia de corte baja en 50 Hz, carga RL = 300, salida asimtrica. Obtener ganancia en modo comn y en modo diferencial Disee un circuito NAND con CMOSFET, tres entradas, evale la lgica, el retardo, rise y fall time

Javier Len Luis Barrientos

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Disee un amplificador diferencial, con MOSFET, para Adv = 200, alta impedancia de entrada, para una frecuencia de corte baja en 50 Hz, carga RL = 1k, salida asimtrica, Obtener ganancia en modo comn y en modo diferencial. Disee un circuito NAND con BJT, cuatro entradas, evale la lgica, el retardo, rise y fall time Disee un amplificador diferencial, con BJT y fuente de corriente reemplazando Re, para Adv = 200, alta impedancia de entrada, para una frecuencia de corte baja en 50 Hz, carga RL = 1k, salida asimtrica, Obtener ganancia en modo comn y en modo diferencial. Disee un circuito NAND con BJT, cuatro entradas, evale la lgica, el retardo, rise y fall time

Mario Rozas Ignacio Vargas

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Disee el amplificador Cascodo de la figura con BJT y JFET para una Ai = 150, con una carga de RL = 300. Use Vcc = 24 V. Defina primero la ubicacin mas apropiada de los transistores Disee un circuito XOR con CMOSFET, cuatro entradas, evale la lgica, el retardo, rise y fall time

Sebastin Paris Richard Cadagan

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Pablo Verdugo Sergio Merino

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Disee un circuito amplificador utilizando JFET y MOSFET, con acoplamiento capacitivo, que logre Ai = 300, con Zin = 5 k. Disee el amplificador para una frecuencia inferior de corte de 50 Hz en Ai. El circuito debe alimentar carga RL = 50. Disee un circuito NOR con CMOSFET, cuatro entradas, evale la lgica, el retardo, rise y fall time