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BIESTABLES

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1. INTRODUCCIN: El biestable como elemento bsico de memoria. Los BIESTABLES nos son necesarios para la sntesis de los circuitos secuenciales, que son aquellos cuya salida depende de la entrada actual y de las entradas en momentos anteriores. Los biestables sern los encargados de almacenar ( MEMORIA ) el estado interno del sistema. Pero aqu nos aparece un concepto nuevo llamado estado interno que para poder entenderlo intuitivamente vamos a poner un ejemplo fuera de la electrnica. Si consideramos el sistema BOLIGRAFO podemos definir: el conjunto de entradas: PULSAR Y NO PULSAR el conjunto de salidas : SALE PUNTA, ENTRA PUNTA y NO SE MUEVE PUNTA. el conjunto de ESTADOS INTERNOS : PUNTA DENTRO y PUNTA FUERA. Como puedo observar los estados internos de un sistema me definen todas las situaciones diferenciadas por las que puede pasar o a las que puede evolucionar mi sistema. Los biestables son circuitos binarios ( con dos estados ) en los que ambos estados son estables de forma que hace falta una seal externa de excitacin para hacerlos cambiar de estado. Esta funcin de excitacin define al tipo de biestable ( D,T, RS o JK ). En la electrnica combinacional no exista el tiempo, sin embargo en la electrnica secuencial es esencial, la posicin relativa en la que ocurren los sucesos ( eventos ). Con la introduccin anterior podemos definir formalmente un biestable como un circuito secuencial con dos estados estables, es decir tiene m em oria y una con una salida que puede permanecer indefinidamente en uno de los dos estados posibles. Al ser secuencial las salidas dependen de las entradas y del estado anterior. Un biestable almacena la informacin de 1 bit. Mediante biestables que son la base de los circuitos secuenciales en combinacin con una adecuada lgica combinacional podremos construir : contadores, registros de desplazamiento, temporizadores, memorias y en general cualquier autmata.

2. Biestables RS con puertas NAND y NOR. El estado del circuito biestable ser el contenido de la memoria. La memoria se consigue mediante la realimentacin, o sea introduciendo la salida otra vez a la entrada. Si Q n es el estado actual o presente y Q n+1 el estado futuro entonces se consigue el estado de memoria :

fig 1 : Configuracin bsica de estado de memoria Esta situacin de estado de memoria viene dada por la expresin :

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Para poder modificar este estado de memoria debo aadir entradas y as cambiar el estado. Si llamamos a estas entradas R ( reset ) y S ( set ) obtenemos el biestable RS . Los biestables RS se pueden implementar con puertas NOR y NAND. A este tipo de biestables que son activos por nivel se les denomina LATCH.

figura 2 . Latch RS mediante NAND y mediante NOR La tabla de verdad o funcionamiento del Latch RS es la siguiente :

Vamos a analizar una situacin en el Latch RS con puertas NOR ( p.e. ) para entender la tabla de verdad anterior: Consideramos la situacin de partida (estado presente ) y vamos a introducir R=S=0 ( la situacin de partida est en azul ). Como se puede observar se mantiene el estado 0 como caba esperar, , luego se encuentra en estado de memoria.

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Consideramos ahora la situacin de partida (estado presente ) y vamos a introducir R=0 y S=1( la situacin de partida est en azul ). Como se puede observar el estado futuro cambia a 1 como caba esperar segn la tabla, , una vez que se estabiliza la realimentacin de las salidas.

La ? que aparece en la tabla de verdad corresponde a una situacin NO PERMITIDA en la que se genera un conflicto de indeterminacin que se solucionar con el biestable JK haciendo que cuando las entradas estn en alta el circuito cambie de estado. Si analizo la solucin del Latch RS con puertas NAND llegar a la conclusin que se diferencia del anteriormente analizado porque es activo sus entradas a nivel bajo ( ceros lgicos ).

3. BIESTABLES SNCRONOS. La necesidad de establecer los instantes de tiempo en un circuito secuencial basado en biestable nos lleva a la introduccin de seales de reloj que nos marcan esos instantes. En cuanto al comportamiento respecto a los instantes de tiempo los circuitos se dividen en : Circuitos asncronos : cada variacin en las entradas afecta al estado del circuito ( es igual a definir un nuevo instante de tiempo ) Circuitos sncronos : Una seal de reloj establece los instantes en los que se modifica el estado del circuito. 3.1. Sincronismo por nivel y sincronismo por flanco. Los circuitos sncronos se dividen a su vez en : Sncronos por nivel : El instante en el que se modifica el estado del circuito es un semiciclo de reloj. Sncronos por flanco : El instante en el que se modifica el estado del circuito es un flanco del reloj. Esto me lleva a la siguiente clasificacin de los biestables :
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Latch: Se les llama as a los biestables asncronos o sncrono por nivel. ( ver figura 2 el biestable asncrono RS por nivel ). Flip-flop : Se les llama as a todos los biestables sncronos por flanco. 3.1.a. Biestable RS sncrono por nivel Se aade una seal de reloj al Latch RS bsico ( asncrono ) quedando de la siguiente forma ( ver figura 3 ):

figura 3. Latch RS sncrono por nivel Aqu tenemos que : R'= R.CK S'= S.CK Si CK=0 tenemos que R'=S'=0 por lo que nos encontramos es una situacin de estado de memoria. Si CK=1 implica que R'=R y S'=S y por tanto el biestable atiende a los valores de entrada y acta segn su tabla de verdad. Todo esto lo resumimos en la siguiente tabla de verdad :

Como el tiempo que atiende el biestable a las entradas es todo el semiciclo en alta, si durante ese tiempo se
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produce un cambio inesperado en las entradas R y S nos puede llevar a una situacin errnea. Por tanto para utilizar este tipo de biestables por nivel debo garantizar que las entradas sean estables durante el tiempo que el nivel est en alta. Una solucin a estos problemas es el uso de biestables RS sincronizados por flancos ( Flip-flop RS ) ya que reduzco el instante de tiempo en el que el biestable atiende las entradas. 3.1.b Biestables RS sncronos por flancos En estos biestables se introduce un circuito detector de flancos ( ver figura 4 ):

figura 4. Flip-flop RS El disparo ( activacin del FF ) se puede dar tanto en el flanco de subida como el de bajada, esta situacin viene reflejada en la en la tabla de verdad del FF, como en la siguiente en las que las flechas hacia arriba indican que se utiliza el flanco de subida de la seal de reloj.

De todas formas en la representacin del FF RS en los circuitos tambin podr diferenciarlos segn muestra la siguiente figura:

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figura 5. FF RS por flancos 3.2. Problemas de temporizacin en circuitos sncronos Los FF requieren tambin que las entradas sean estables un tiempo del flanco activo ( set-up time ), y tambin un tiempo despus ( hold time ). En la actualidad todos los FF modernos disparados por flancos tienen tiempos de retencin o hold time, muy pequeos 5 ns, es decir no necesitan mantener la entrada despus del flanco activo. De todas formas antes del desarrollo de los FF por flancos tan optimizados actuales, los problemas de temporizacin se resolvan con los FF llamados FF MAESTRO-ESCLAVO ( master-slave )

El funcionamiento es el siguiente al llegar la seal de reloj en flanco de subida, carga al MAESTRO . Cuando llega el flanco de bajada el MAESTRO se queda en estado de memoria y el ESCLAVO se activa ( debido al inversor NOT ) y atiende a la entrada que es lo que se la ha pasado ( la mantiene estable ) el MAESTRO por permanecer en estado de memoria. Es importante tambin resear que en el diseo de circuitos digitales secuenciales y combinacionales se le da tambin importancia el solucionar problemas transitorios o Glitch. Un Glitch es una seal no deseada debido a que las entradas de una puerta no cambian simultneamente debido a que los tiempos de propagacin en las puertas son distintos o en circuitos anteriores. 3.3. Biestables sncronos con entradas asncronas. Se dota al biestable sncrono de entradas adicionales PR ( preset puesta a uno ) y CL (clear puesta a cero ) que se consiguen con dos puertas NOR detrs de la configuracin de la figura 3 4.

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Figura 6 . biestable RS sncrono con entradas asncronas Las entradas R y S actan solamente cuando la seal CK=1. En cambio PR y CL las seales asncronas, tienen efecto siempre sobre el estado del circuito, independientemente del estado del reloj. Siendo su tabla de verdad o funcionamiento :

4. Biestables JK,T y D. 4.1. Biestable JK El JK resuelve el caso de indeterminacin R=S=1 del RS ( la ? de las tablas de verdad ) adems de ofrecer ms posibilidades. Una posible realizacin del JK sera la siguiente :

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Figura 6. Biestable JK ( puede existir versin por flanco o por niveles ) La tabla de verdad o funcionamiento sera la siguiente :

La ecuacin de funcionamiento de la tabla de verdad es

4.2. Biestable tipo D ( delay = retardo )

Su tabla de funcionamiento o verdad es la siguiente :

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La ecuacin es la siguiente forma como se demostrar en clase:

. Puedo obtener un biestable tipo D conectando un JK de la siguiente

4.3. Biestable tipo T ( trigger = disparo )

La tabla de funcionamiento es la siguiente :

Siendo su ecuacin obtenida de la tabla : Tambin puedo obtener un tipo T a partir de un JK de la siguiente forma ( se demostrar en clase ) :

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5. CRONOGRAMAS O DIAGRAMAS DE TIEMPO CON BIESTABLES. Es uno de los mtodos ms usados para estudiar el comportamiento de las seales de un biestable ( estado interno, salidas, etc. ) y de cualquier circuito secuencial en general. En el se ve en un grfico seal-tiempo como evolucionan las seales al comps de la seal de reloj ( por flanco o nivel ) de una forma muy explcita. ( En clase se vern ejemplos de los biestables estudiados en este tema )

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