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Fundamentos de la electrnica digital

Introduccin
La electrnica moderna se divide en dos grandes reas denominadas Electrnica Analgica y Electrnica Digital. La Electrnica Digital, de ms reciente creacin, est desplazando a la analgica, ya que es ms fcil de desarrollar y menos complicada de estudiar. A pesar de ello, en ciertas aplicaciones donde intervienen fenmenos fsicos como la temperatura, la presin, etc., su uso es imprescindible. En la mayora de las aplicaciones actuales las seales de entrada y de salida son analgicas y su procesado y almacenamiento se realiza de forma digital. Para combinar ambas y poder resolver cualquier problema que se proponga se utilizan circuitos denominados convertidores. A la entrada del sistema se colocan convertidores analgicos/digitales, que transforman las seales analgicas en valores digitales, que sern procesados y/o almacenados. A la salida, en cambio, se colocan convertidores digitales/analgicos, para transformar de nuevo las seales digitales en analgicas que, de esta forma, acten de la manera requerida, como en el ejemplo de la Figura 1.1. En este captulo pretendemos dar un repaso a los aspectos principales de la electrnica digital, como pueden ser las puertas lgicas, las familias de circuitos integrados, etc., as como todas sus aplicaciones.
seal analgica CONVERTIDOR ANALGICO/ DIGITAL CONVERTIDOR DIGITAL/ ANALGICO AMPLIFICADOR LINEAL

seal digital

TRATAMIENTO

seal digital

seal analgica

ALTAVOZ

Figura 1.1. Ejemplo de aplicacin en un casete de audio.

Contenido
1.1. Principios de la electrnica digital. 1.2. lgebra de Boole. 1.3. Puertas lgicas. 1.4. Simplificacin de funciones lgicas. 1.5. Familias de los circuitos integrados digitales.

Objetivos
u Conocer los principios de la electrnica digital. u Dominar el lgebra de Boole. u Saber implementar funciones con puertas lgicas. u Saber simplificar funciones lgicas. u Conocer las familias de los circuitos integrados digitales.

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1.1 Principios de la electrnica digital

Como hemos mencionado, la mayora de las aplicaciones tienen seales de entrada y de salida analgicas y un tratamiento interno digital. Las diferencias entre ambas magnitudes son las siguientes: l Magnitud analgica: Utiliza valores continuos. Es el caso de la mayora de los fenmenos que aparecen en la naturaleza. Por ejemplo, la temperatura es una magnitud analgica, ya que vara de forma continua. Es decir, si en una habitacin hay 10 C, para alcanzar los 20 C deber pasar por todos los infinitos valores intermedios. l Magnitud digital: Sus valores son discretos, de forma que se pueden procesar y almacenar mejor que las seales analgicas. Para la obtencin de estos valores discretos a partir de una magnitud analgica debemos muestrear, es decir, tomar valores de dicha magnitud cada cierto intervalo de tiempo. Cuanto menor sea este tiempo, mayor precisin obtendremos. Cada uno de estos valores discretos es cuantificado como un valor digital, que puede ser procesado y almacenado de forma ms fiable que la analgica. Para entender el proceso de convertir una seal analgica a digital, estudiemos el caso de la Figura 1.2. La grfica A representa la variacin de temperatura de un objeto a lo largo de 6 horas. Para convertir esta grfica a formato digital debemos muestrearla, tomando un valor cada cierto periodo de tiempo (grfica B). Por ejemplo, si este tiempo es de una hora, al muestrear se podra deducir que el objeto tuvo la misma temperatura entre las 3 y las 4 h, ya que ambas muestras tienen el mismo valor. Pero, en realidad, la temperatura entre ambas descendi de forma notable, con lo cual hemos perdido valores decisivos. Si en lugar de realizar el muestreo cada hora se realiza cada media hora, la precisin se duplica y cuanto menor sea el tiempo de muestreo, mayor ser esta precisin; de modo que el intervalo ideal entre muestreo y muestreo vendr dado por el tiempo mnimo que debe transcurrir para que se produzca una variacin considerable en la seal.

Cada uno de los dos dgitos del sistema binario (0 y 1) se denomina bit (binary digit). Para representar estos dos bits, en los circuitos digitales se emplean dos niveles de tensin: l Nivel alto (High): Representa el uno lgico y corresponde al nivel de tensin ms elevado. l Nivel bajo (Low): Representa el cero lgico y corresponde al nivel de tensin ms bajo. A este convenio se le conoce con el nombre de lgica positiva y es el que se utilizar a lo largo de todo el libro. Por el contrario, existe otro convenio conocido como lgica negativa, en el cual el uno lgico se representa por un nivel bajo y el cero lgico por un nivel alto. Las tensiones que se utilizan para representar los ceros y los unos lgicos reciben el nombre de niveles lgicos. Aunque lo ideal sera que un nivel de tensin representara el nivel alto (HIGH) y otro nivel de tensin representara el nivel bajo (LOW), en la realidad no sucede as, ya que un nivel alto puede ser cualquier valor de tensin comprendido entre un mximo y un mnimo que especifica el fabricante y lo mismo sucede con el nivel bajo. El uso de este pequeo margen de tensiones en los niveles lgicos se debe a que los circuitos digitales pueden verse afectados por agentes externos, varindolos ligeramente.

VV H(mx.) H(mx)

HIGH
VV H(mn.) H(min)

Nivel 1

Zona de incertidumbre

VV L(mx.) L(mx)

LOW
VV L(mn.) L(min)

Nivel 0

Figura 1.3. Rango de tensiones de los niveles lgicos.

C
60 50 40 30 20 10

C
seal analgica
60 50 40 30 20 10

seal muestreada digitalmente

perdemos valores importantes

Como cada nivel lgico tiene un mximo y un mnimo, existirn cuatro tensiones diferentes denominadas: l VH(mx.): Indica la tensin mxima para el nivel alto. l VH(mn.): Indica la tensin mnima para el nivel alto. l VL(mx.): Indica la tensin mxima para el nivel bajo. l VL(mn.): Indica la tensin mnima para el nivel bajo. De esta forma, se interpretara como uno lgico cualquier tensin comprendida entre VH(mn.) y VH(max.) y como cero lgico a cualquier tensin comprendida entre VL(mn.) y VL(mx.). Pero queda una zona, tal y como muestra la Figura 1.3, entre VL(mx.) y VH(mn.) denominada zona de incertidumbre, ya que una tensin dentro de este rango podra ser interpretada tanto como un uno como un cero. El ancho de este margen depende de las condiciones en las que se encuentre el circuito, tales como: tensin de alimentacin, tecnologa utilizada en la fabricacin, etc.

1 2 3 4 5 6 grfica A

1 2 3 4 5 6 grfica B

Figura 1.2. Seal analgica y su muestreo.

1.1.1. Niveles lgicos

El fcil procesamiento y almacenamiento de los valores digitales es debido a que nicamente utilizan dos posibles estados. El sistema de representacin de estos dos estados se denomina sistema binario.

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1.1.2. Parmetros de las seales digitales

Las seales digitales son niveles de tensin que varan entre los estados alto y bajo, formando lo que se denomina tren de impulso. Estos trenes de impulsos pueden repetirse o no de forma peridica en el tiempo, dando lugar a: l Tren de impulso peridico: Este tipo de seales se repite a intervalos fijos a travs del tiempo, como se muestra en la Figura 1.4a. Estas seales tendrn un periodo (T) que es igual al intervalo fijo y una frecuencia (f) que se mide en hertzios e indica la velocidad a la que se repite. l Tren de impulso no peridico: Este tipo de seales est compuesto por impulsos que no se repiten de forma regular (tienen distinto ancho). En la Figura 1.4b se puede ver un ejemplo de estas seales.
(a) Seal peridica (a) Se al peri dica T T

PULSO POSITIVO
flanco de subida flanco de bajada

PULSO NEGATIVO

flanco de bajada

flanco de subida

Figura 1.5. Pulso positivo y negativo.

Hasta ahora hemos considerado que estos pulsos son ideales. Sin embargo, en un pulso real estos flancos de subida y de bajada no son del todo verticales, sino que transcurre un tiempo desde que la seal pasa de nivel bajo a nivel alto (tr ) y viceversa (tf ). En la Figura 1.6 podemos ver los tiempos que se definen a continuacin: l tr (Time Rising) o tiempo de subida: Es el tiempo que tarda en pasar del 10% al 90% de la seal. La razn de este 10% superior e inferior se debe a la no linealidad de las seales en esta zona. l tf (Time Falling) o tiempo de bajada: El tiempo que tarda en pasar del 90% al 10% de la seal. El motivo de este 10% es el mismo que el anterior. l tw (Time Width) o anchura del pulso: En un pulso real se define como el intervalo de tiempo que transcurre entre el 50% del flanco de subida y el 50% del flanco de bajada.
w t tw

tt w
w

(b) Seal no peridica (b) Se al no peridica

Figura 1.4. Forma de las seales digitales.

Las caractersticas de una seal digital son: l La frecuencia, que se define como el inverso del periodo (f=1/T), siendo el periodo el tiempo total que dura un tren de impulsos que se repite de forma peridica en el tiempo. l El ciclo de trabajo, que indica el porcentaje de tiempo durante el cual la seal est a nivel alto. En otras palabras, se define como la razn entre el ancho de impulso (tw ) y el periodo (T) de la seal, expresado en tanto por ciento. Ciclo de trabajo (%) = (tw / T) 100 Por ejemplo, una seal del 50% de ciclo de trabajo estar durante medio periodo a nivel alto y el otro medio periodo a nivel bajo. Como se observa en la Figura 1.4, los impulsos estn delimitados por dos lneas verticales denominadas flancos: l Flanco de subida (Rising edge): Es el cambio de nivel bajo a nivel alto. l Flanco de bajada (Falling edge): Es el cambio de nivel alto a nivel bajo. Como muestra la Figura 1.5, en un pulso positivo primero nos encontramos el flanco de subida y luego el de bajada, mientras que en un pulso negativo ocurre al revs.
90% 90% 50% 50% 10% 10%

90% 90% 50% 50% 10% 10%

trr

ttff

Figura 1.6. Tiempos de un pulso real.

1.1.3. Sistemas de numeracin

Existen muchas formas de representar las magnitudes cuantitativas, mediante los denominados sistemas de numeracin. Un nmero expresado en un sistema de numeracin tiene la siguiente expresin: Nmero = an-1 bn-1 + ... + a0 b0 + a-1 b-1 + ... + a-p b-p donde: l b: Base del sistema de numeracin, que indica el nmero de smbolos (dgitos) distintos que podemos emplear. l a: Dgito correspondiente en dicho sistema.

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l n y p: Posicin que ocupa el dgito en el nmero (n indica la posicin de la coma decimal a la izquierda y p la posicin de la coma decimal a la derecha). Para expresar en qu base se representa un nmero, se coloca un subndice al nmero con la notacin: (XX ; donde XX indica la base con la que se expresa ese nmero. Por ejemplo: 182,64(10 = 1102 + 8101 + 2100 + 610-1 + 410-2 (el subndice indica su base). Las bases ms usuales son: l 2 (binario) {0, 1}: dos smbolos. l 8 (octal) {0, 1, 2, 3, 4, 5, 6, 7}: ocho smbolos. l 10 (decimal) {0, 1, 2, 3, 4, 5, 6, 7, 8, 9}: diez smbolos. l 16 (hexadecimal) {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F}: diecisis smbolos. Los sistemas empleados en electrnica digital son el binario y el hexadecimal. La Tabla 1.1 muestra las equivalencias entre los diferentes sistemas de numeracin.
Sistema decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 Sistema binario 0 1 10 11 100 101 110 111 1000 1001 1010 1011 1100 1101 1110 1111 10000 10001 10010 10011 10100 Sistema octal 0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17 20 21 22 23 24 Sistema hexadecimal 0 1 2 3 4 5 6 7 8 9 A B C D E F 10 11 12 13 14

EJEMPLOS: De octal a decimal: 761(8 = 782 + 681 + 180 = 497(10 De binario a decimal: 101,01(2 = 122 + 021 + 120 + 02-1 + 12-2 = 5,25(10 De hexadecimal a decimal: 3F(16 = 3161 + 15160 = 63(10

Conversin de base decimal a cualquier base

El procedimiento consiste en dividir el nmero por la base a la cual vamos a convertir ese nmero, y los sucesivos cocientes, hasta que nos d un resto que sea menor que la base que estamos empleando. El Ejemplo 1.1 muestra la conversin del nmero decimal 26 a binario, octal y hexadecimal.
26 2

LSB 0 13 2
1

6 2 0 3 2 1 1

LSB 2 3

26 8

LSB MSB

26 16 10 1

MSB
A

MSB

26(10= 11010(2 Decimal Binario

26(10= 32(8 Decimal Octal

26(10= 1A(16 Decimal Hexadecimal

Ejemplo 1.1. Conversin de una base decimal a cualquier base.

Conversin de fracciones decimales a cualquier base

Si el nmero decimal tiene parte fraccionaria, la parte entera se convierte de la misma forma explicada anteriormente y, para convertir la parte fraccionaria, se multiplica sta por la base del nmero a convertir. La parte entera obtenida en la multiplicacin es la cifra ms significativa del nmero (MSB). Si a la parte fraccionaria restante se le vuelve a repetir el proceso, obtendremos la siguiente cifra ms significativa, y as sucesivamente. El Ejemplo 1.2 muestra el proceso que convierte el nmero decimal 26,6 a binario, octal y hexadecimal.
Parte fraccionaria de decimal a binario 26,6(10= 11010,1001...(2
0,6 x2 1,2 0,2 x2 0,4 0,4 x2 0,8 0,8 x2 1,6

Tabla 1.1. Equivalencias entre los diferentes sistemas de numeracin.

...

MSB

LSB

1.1.4. Conversin entre bases

Aunque existen diversas bases, stas pueden convertirse de unas a otras mediante pequeas operaciones matemticas. A continuacin se expone la conversin entre las bases ms usuales:

Parte fraccionaria de decimal a octal 26,6(10= 32,4631...(8

0,6 x8 4,8 0,8 x8 6,4 0,4 x8 3,2 0,2 x8 1,6

...

MSB

LSB

Parte fraccionaria de decimal a hexadecimal 26,6(10= 1A,9999...(16

Conversin de una base cualquiera a una base decimal

Para convertir cualquier base a base decimal, se recurre al polinomio equivalente, operando ste en modo decimal.

0,6 x16 9,6

0,6 x16 9,6

0,6 x16 9,6

0,6 x16 9,6

...

MSB

LSB

Ejemplo 1.2. Conversin de una base decimal con parte fraccionaria a cualquier base.

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Conversin de base octal a binario y viceversa

Para realizar la conversin de octal a binario, convertimos cada uno de sus dgitos independientemente a su cdigo binario con 3 bits. El Ejemplo 1.3 muestra el proceso convirtiendo el nmero 274(8 a binario.

Conversin de base hexadecimal a octal y viceversa

Para realizar la conversin de hexadecimal a octal, primero se debe convertir el nmero hexadecimal a binario. A continuacin, se realizan agrupaciones de tres bits y se transforma a su dgito equivalente en octal. El Ejemplo 1.7 muestra el proceso que convierte el nmero hexadecimal 17F(16 a octal.

274(8 010 111 100(2

Ejemplo 1.3. Conversin de base octal a base binaria.

17F(16 0001 0111 1111(2 0577(8

Ejemplo 1.7. Conversin de hexadecimal a octal.

Por el contrario, para convertir un nmero de base binaria a octal, se realiza formando grupos de 3 bits, empezando por el menos significativo (Ejemplo 1.4). Si al realizar las agrupaciones hacen falta dgitos, se rellenan con ceros.

001 010 111(2 127(8

Ejemplo 1.4. Conversin de binario a octal.

Al igual que antes, para convertir un nmero de base octal a hexadecimal, se debe convertir el nmero octal a binario y, a continuacin, se realizan agrupaciones de 4 bits, empezando por el menos significativo. Para finalizar, se transforma a su dgito equivalente en hexadecimal (Ejemplo 1.8).

275(8 010 111 101(2 BD(16

Ejemplo 1.8. Conversin de octal a hexadecimal.

Conversin de base hexadecimal a binario y viceversa

Para realizar la conversin de hexadecimal a binario, al igual que los octales, convertimos cada uno de sus dgitos de forma independiente a su cdigo binario con 4 bits. El Ejemplo 1.5 ilustra el proceso.

17F(16 0001 0111 1111(2

Ejemplo 1.5. Conversin de hexadecimal a binario.

1.1.5. Cdigos binarios

El cdigo binario es una representacin unvoca de las cantidades, de tal forma que a cada combinacin se le asigna un cdigo determinado. El cdigo binario que se utiliza en electrnica digital recibe el nombre de binario natural. En el cdigo binario natural el nmero de smbolos distintos es igual a 2N de dgitos. Por ejemplo, si tenemos 3 dgitos, el nmero de smbolos distintos es 8. Por otra parte, cabe destacar que el binario natural es un cdigo ponderado, es decir, influye la situacin de los dgitos, por ejemplo: Decimal 0 1 2 Binario 000 001 010

Por el contrario, para convertir un nmero de base binaria a hexadecimal, el cambio es directo y se realiza formando grupos de 4 bits, empezando por el menos significativo (Ejemplo 1.6). Si al realizar las agrupaciones hacen falta dgitos, se rellenan con ceros.

1 0110 0110(2 166(16

Ejemplo 1.6. Conversin de binario a hexadecimal.

> El 1 aqu tiene ms valor que el anterior.

Como podemos observar, cada bit tiene un valor significativo diferente, siendo el bit ms significativo el situado ms a la izquierda y denominado MSB (Most Significant Bit). Por el contrario, el bit menos significativo es el situado ms a la derecha y se denomina LSB (Less Significant Bit).

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Los cdigos pueden ser de los siguientes tipos: l Cdigo continuo: Cuando de un nmero al siguiente nicamente se diferencia en un bit, como es el caso del cdigo Johnson. l Cdigo cclico: En el que la ltima combinacin es adyacente a la primera. l Autocomplementario: Cuando, al sumar dos nmeros, resulta el mayor de la base. El cdigo BCD-Aiken es un claro ejemplo. ejemplo, con tres bits podemos codificar seis posiciones, con cuatro bits ocho posiciones... En la Tabla 1.2 se muestra un ejemplo de los diferentes cdigos.
Nmero decimal 0 1 2 3 4 5 6 7 8 9 BCD natural 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 BCD Aiken 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111 BCD 5421 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 BCD exceso 3 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 Cdigo Gray 000 001 011 010 110 111 101 100 Cdigo Johnson 00000 00001 00011 00111 01111 11111 11110 11100 11000 10000

El cdigo decimal codificado en binario (BCD-8421)

Es un cdigo ponderado que representa los diez primeros nmeros decimales (o sea, del 0 al 9) en su correspondiente binario. Para su representacin se utilizan cuatro bits, por lo que se podran codificar hasta 16 (24) combinaciones diferentes, pero a partir de nueve no se utilizan, por lo que hay seis combinaciones inutilizadas.

Tabla 1.2. Los diferentes cdigos binarios.

El cdigo BCD-AIKEN
Este cdigo no es cclico, ni continuo, pero s ponderado y autocomplementario, por ejemplo, el 5 es autocomplementario con el 4, el 6 con el 3...

Cdigos alfanumricos
En muchas ocasiones no slo se necesitan nmeros, sino tambin cdigos alfanumricos para representar instrucciones, como en el caso de los ordenadores. Los ms utilizados son el ASCII y el ASCII extendido. l ASCII (American Standard Code for Information Interchange), del ingls, cdigo estndar americano para el intercambio de informacin. Este cdigo permite representar nmeros, caracteres alfabticos (minscula y mayscula) y otros smbolos muy utilizados. Para ello, dispone de 128 caracteres diferentes que son representados por un cdigo binario de 7 bits, de los cuales, los 32 primeros son de control y, por tanto, no imprimibles. l ASCII extendido. Este cdigo, adoptado por IBM para su ordenador PC, aade 128 caracteres ms a los del ASCII estndar, tales como, letras griegas, caracteres grficos, etc. Para representarlos utiliza un cdigo binario de 8 bits.
Valor decimal Carcter Valor decimal Carcter Valor decimal Carcter Valor decimal Carcter

El cdigo BCD-5421
Este cdigo ponderado recibe el nombre de 5421 porque si sumamos los pesos que hay sobre los bits que estn a uno, nos indica el valor del nmero en decimal. Este cdigo se utilizaba mucho en las tarjetas perforadas, para introducir nmeros en un sistema. Por ejemplo, el 9 es 1100, los unos recaen sobre el 5 y el 4 y, si los sumamos, obtenemos el nmero 9. Los nmeros mayores que 5 tienen el dgito de peso 5 a uno y los menores a cero.

El cdigo BCD-EXCESO 3
Este cdigo es autocomplementario y, como su nombre indica, es idntico al BCD, pero sumndole tres a cada uno de los nmeros.

El cdigo GRAY
Es un cdigo continuo, cclico y no ponderado, en el que cada combinacin se diferencia de la siguiente nicamente en un bit. Esta importante propiedad hace que sea utilizado en aplicaciones como encoders (codificadores de posicin angular).

El cdigo Johnson
Es un cdigo continuo y cclico, los nmeros que podemos codificar son 2n, donde n es el nmero de bits del cdigo. Por

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

NUL SOH STX ETX EOT ENQ ACK BEL BS HT LF VT FF CR SO SI DLE DC1 DC2 DC3 DC4

32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52

Espacio ! # $ % & ( ) * + / 0 1 2 3 4

64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84

@ A B C D E F G H I J K L M N O P Q R S T

96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116

` a b c d e f g h i j k l m n o p q r s t

Tabla 1.3. Cdigo ASCII de 7 bits.

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Valor decimal

Carcter

Valor decimal

Carcter

Valor decimal

Carcter

Valor decimal

Carcter

Multiplicacin binaria
Las reglas bsicas para multiplicar dgitos binarios son: 00=0 01=0 10=0 11=1

21 22 23 24 25 26 27 28 29 30 31

NAK SYN ETB CAN EM SUB ESC FS GS RS US

53 54 55 56 57 58 59 60 61 62 63

5 6 7 8 9 : ; < = > ?

85 86 87 88 89 90 91 92 93 94 95

U V W X Y Z [ \ ] ^ _

117 118 119 120 121 122 123 124 125 126 127

u v w x y z { } ~ DEL

1 0 1 (5) (5) 101 +0 0 0 101 1 1 0 0 1 (25)

x1 0 1

Tabla 1.3. (Cont.). Cdigo ASCII de 7 bits.

La multiplicacin binaria Figura 1.9. Multiplicacin binaria. se realiza de igual forma que la decimal. Para ello, se realizan los productos parciales, desplazando cada producto parcial una posicin hacia la izquierda y, para finalizar, se suman los productos parciales. La Figura 1.9 muestra un ejemplo.

1.1.6. Aritmtica binaria

Las operaciones aritmticas bsicas son: l Suma binaria. l Resta binaria. l Multiplicacin binaria.

Suma aritmtica en BCD

Como hemos explicado, el cdigo BCD tiene nicamente 10 nmeros (del 0 al 9), formado por 4 bits. Sin embargo, con estos 4 bits podemos alcanzar con la suma lgica ordinaria el valor 1111 (15 decimal). Por ello, su clculo es idntico a la suma decimal: sumamos dos nmeros BCD (4 bits) y, si la suma de los dos es mayor que 9, se le resta 10 al nmero obtenido y nos llevamos 1. La Figura 1.10, muestra el proceso para realizar esta suma.
1

Suma binaria
Las reglas bsicas para sumar dgitos binarios son: 0 + 0 = 0 con acarreo 0 0 + 1 = 1 con acarreo 0 1 + 0 = 1 con acarreo 0 1 + 1 = 0 con acarreo 1
1

0 1 0 (2) +0 1 0 (2) 1 0 0 (4)

acarreo acarreo

0001 0010 0100

0111 0111 1110 -1010 0100

0010 (172) 0001 (271) 0011 (443)

No es es BCD, resta 10 No BCD,se sele le resta 10 (se genera (se genera acarreo) acarreo)

Figura 1.7. Suma binaria.

Por ejemplo, si queremos sumar 010 (2) con 010 (2), como se observa en la Figura 1.7, la suma de la columna de la derecha (0 + 0 = 0) es cero sin acarreo. En la columna del medio (1 + 1 = 0) es cero y hay acarreo. Por ltimo, en la columna de la izquierda (1 + 0 + 0 = 1) la suma es uno y no hay acarreo. Por lo que el resultado es: 100 (4).

Figura 1.10. Suma lgica en BCD.

1.1.7. Representacin de nmeros con signo

Cuando un nmero tiene signo, ste lo representa el bit situado ms a la izquierda y el resto de los bits indican la magnitud. Si este bit es un cero, el nmero es positivo; por el contrario, si es un uno, el nmero es negativo. La Figura 1.11 muestra un ejemplo de un nmero con signo positivo y otro con signo negativo.
N Negativo

Resta binaria
Las reglas bsicas para restar dgitos binarios son: 0-0=0 0-1=1 1-0=1 1-1=0 con acarreo 0 con acarreo 1 negativo con acarreo 0 con acarreo 0
-1

1 0 0 (4) 0 1 0 (2) 0 1 0 (2)

acarreo acarreo

Figura 1.8. Resta binaria.

1001 0011
N Positivo

Por ejemplo, si queremos restar 100 (4) con 010 (2), como ilustra la Figura 1.8, la resta de la columna de la derecha (0 0=0) es cero sin acarreo. En la columna del medio (0 - 1= 1) es uno y se genera un acarreo negativo. Por ltimo, en la columna de la izquierda (-1 + 1 - 0= 0) la resta es cero y no hay acarreo. Por lo que el resultado es: 010 (2).

Figura 1.11. Bit de signo.

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Existen varios sistemas para representar los nmeros con signo. stos son: Una propiedad del complemento a 2 es que puede extenderse todo lo que se desee el nmero, simplemente aadiendo bits de signo, como muestra la Figura 1.14.

Sistema del complemento a 1 (C1)

En este sistema, los nmeros positivos coinciden con el binario natural. Por el contrario, los nmeros negativos se obtienen cambiando los ceros del nmero por unos y los unos por ceros, tal y como aparece en la Figura 1.12.
(2) 0010 (5) 0101
C1

(-2) 110 Con 3 bits

Bit de signo

(-2) 11110 Con 5 bits

Bits de signo

Figura 1.14. Extensin del bit de signo en complemento a 2.

1101 (-2) 1010 (-5)

C1

Figura 1.12. Sistema del complemento a 1.

Como es de suponer, si volvemos a realizar el complemento a 2 o el complemento a 1 (segn el caso) de un nmero negativo, obtenemos el mismo nmero pero positivo.

Sistema del complemento a 2 (C2)

En este sistema, los nmeros positivos coinciden con el binario natural. Sin embargo, para obtener los nmeros negativos hay que realizar dos operaciones: l Cambiar los ceros del nmero por unos y los unos por ceros. l Al resultado anterior se le suma 1. En la Figura 1.13 se expone el proceso.
010 (2) 101 + 1 110 (-2)
Figura 1.13. Sistema del complemento a 2.

1.2 lgebra de Boole

El lgebra de Boole son las matemticas de la electrnica digital. Este lgebra est basado en la teora de conjuntos, en la cual, las variables slo pueden tomar dos valores distintos: verdadero o falso. Estos dos valores no indican cantidades, sino los estados lgicos 1 (verdadero) y 0 (falso). Es muy importante tener conocimientos de este lgebra para estudiar y analizar los circuitos digitales. La correspondencia entre los niveles de tensin y estado lgico es: l Estado lgico 0: Ausencia de tensin. l Estado lgico 1: Presencia de tensin (en TTL son 5 V). En el lgebra de Boole hay tres operaciones fundamentales: OR (+), AND () y la negacin o complementacin ( -). Los signos + y no tienen que confundirse con la suma y multiplicacin aritmtica, sino que indican relaciones lgicas, de tal manera que + debe interpretarse como la conjuncin o. De la misma forma, el signo ser equivalente a la conjuncin y, mientras que el signo - deber interpretarse como la conjuncin no.

Como se puede observar, existen diferencias entre ambos sistemas: l El sistema del complemento a 1 tiene dos valores para el 0 (0000 y 1111). As pues, si tenemos 4 bits, podremos representar los nmeros comprendidos entre el +7 y el -7, ya que: 24 = 16 - 2 (hay dos ceros). A este cdigo se le denomina simtrico, porque existe el mismo nmero de positivos que de negativos. l En el sistema del complemento a 2, el cero nicamente tiene un valor (0000 para 4 bits), por lo que es un cdigo asimtrico. Es decir, el nmero de valores positivos es diferente al de negativos. Por ejemplo, para el caso de 4 bits, con este sistema podremos representar los nmeros comprendidos entre el +7 y el -8. En la Tabla 1.4 se muestra un ejemplo de ambos cdigos.
DECIMAL -2 -1 0 1 2 3 C1 1101 1110 0000/1111 0001 0010 0011 C2 1110 1111 0000 0001 0010 0011

1.2.1. Representacin de variables

Las variables utilizadas en el lgebra de Boole pueden ser representadas con letras tanto en maysculas como en minsculas (preferentemente, las primeras del alfabeto). La variable de mayor peso (MSB, Most Significant Bit) se coloca siempre a la izquierda, mientras que la de menor peso (LSB, Less Significant Bit) se coloca a la derecha.

1.2.2. Propiedades, postulados y leyes del lgebra de Boole

Las funciones booleanas estn formadas por variables relacionadas entre s mediante tres operadores (+, y -). Sin embargo, en muchas ocasiones estas funciones se pueden simplificar para reducir el tamao del circuito que las implementa utilizando una serie de propiedades, leyes y postulados que cumple el lgebra de Boole y que a continuacin se exponen.

Tabla 1.4. Sistemas de complementacin.

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l Propiedades del lgebra de Boole: a) Propiedad conmutativa: b) Propiedad asociativa: c) Propiedad distributiva: a+b = b+a ab = ba (a+b)+c = a+(b+c) a(bc) = b(ac) a+(bc) = (a+b) (a+c) a(b+c) = (ab) + (ac) se puede elegir entre varios caminos para llegar a un resultado comn. Su dominio requiere gran agilidad matemtica y experiencia. Para ilustrar el mtodo proponemos la siguiente funcin: F= (a b c) + (a b) + a + (a b c) + b Sacando ab como factor comn de los sumandos primero y segundo nos queda: F= [(a b) (c + 1)] + a +(a b c) + b Aplicando los postulados de la suma al trmino c+1 nos queda: F= (a b) + a + (a b c) + b Ahora es posible aplicar la ley de absorcin al primer y segundo sumando: F= a + (a b c) + b Sacando b como factor comn de los sumandos segundo y tercero nos queda: F= a +[b ((a c) + 1)] Como (a c) + 1= 1, nos queda: F= a + b De esta forma, hemos conseguido reducir la complicada funcin inicial a una simple OR, cuyo circuito ser ms sencillo de implementar que el de la funcin dada inicialmente.

l Postulados del lgebra de Boole: a) Suma a+0=a a+1=1 a+a=a a+a=1 b) Multiplicacin a0=0 a1=a aa=a aa=0 c) Complementacin o inversin = a=a l Teoremas y leyes booleanas: a) Ley de absorcin a + (ab)= a Demostracin: a + (ab)= a(b+1)= a1= a a (a+b)= a Demostracin: a (a+b)= (aa) + (ab)= a +(ab)= a b) Leyes de transposicin (ab)+(ac) = (a+c) (a+b) (a+b)( a+c) = (ac) + (ab) (ab)+(ab)= (a+b) (a+b) ( a+ b)(a+b)= (ab) + (ab)

1.2.4. Forma cannica o estndar de una funcin

Cualquier funcin se puede expresar como suma de productos o producto de sumas. l F= (ab)+(ac) l F= (a+b)(a+d) Suma de productos. Producto de sumas.

c) Leyes varias a+(ab)= a+b

Demostracin: a+(ab)= (a+a)(a+b)= 1(a+b)= a+b

(a+b)(a+c)= a+(bc) Demostracin: (aa)+(ac)+(ab)+(bc)= = a(1+c)+(ab)+(bc)= a+(ab)+(bc)= a+(bc) c) Teoremas de DeMorgan: Son tiles a la hora de realizar simplificaciones. a b=a+b a + b=ab

Una forma cannica de una funcin lgica es el producto o la suma en la cual aparecen todas las variables en su forma directa o negada de la expresin. Al primero de ellos, producto cannico, se le denomina minterm y a la suma cannica se le denomina maxterm.

MINTERM
Se llama minterm o primera forma cannica a la funcin escrita en forma de suma de productos que contiene todas las variables de la expresin (negadas o no) en todos los productos. Por ejemplo, la funcin F1 no est en su forma cannica, mientras que la funcin F2 s lo est: l F1= (abc)+(ab)+(ab) no est en su forma cannica, ya que no aparece la variable c en todos los trminos. l F2= (abc)+(abc) est en su forma cannica, ya que todas las variables aparecen en todos los trminos. A cada trmino se le llama minterm; por ejemplo, la funcin F2 tiene dos.

1.2.3. Simplificacin de funciones lgicas (mtodo algebraico)

En muchas ocasiones las funciones booleanas se pueden simplificar aplicando las propiedades, las leyes y los postulados del lgebra de Boole. Este mtodo de simplificacin o reduccin de la funcin no es una tcnica demasiado estricta en cuanto a su aplicacin, ya que, en la mayora de los casos

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Cualquier funcin se puede pasar a su forma cannica. Para ello, se multiplica por (t+t), donde t representa la variable que falta en el trmino. Al realizar esta operacin no alteramos la funcin, ya que estamos multiplicndola por uno (t+t=1). Por ejemplo, la funcin: F= (abcd)+(bcde) no se encuentra en su forma cannica de suma de productos, ya que en el primer trmino falta la variable e y, en el segundo, la variable a. As que, para obtener su forma cannica, debemos multiplicar el primer trmino por (e+e) y el segundo por (a+a), quedando la funcin de la siguiente forma: F= (abcd)(e+e)+(bcde)(a+a)= = (abcde)+(abcde)+(abcde)+(abcde) Para obtener la tabla de verdad a partir de una funcin booleana, primero sta debe estar en cualquiera de sus formas cannicas. Como existen dos formas cannicas, tendremos dos casos distintos:

Obtencin de la tabla de verdad a partir de minterm

Pongamos, por ejemplo, que hemos obtenido la forma cannica de sumas de productos de una funcin y tenemos lo siguiente: F= (abc)+(abc). Como la funcin est compuesta por tres variables distintas, nuestra tabla de verdad deber tener ocho (23) combinaciones distintas, que se representan como en la Tabla 1.5. Ahora colocamos en la casilla de la funcin un uno a las combinaciones que hacen verdadera a la funcin, en nuestro caso son: (abc)= 1 1 1 y (abc)= 0 1 1. El resto de las combinaciones no cumplen la funcin, por lo que se pondr un cero.

MAXTERM
Se llama maxterm o segunda forma cannica a la funcin escrita en forma de producto de sumas que contiene en las sumas todas las variables de la expresin (negadas o no). Por ejemplo, la funcin F1 no est en su forma cannica, mientras que la funcin F2 s lo est: l F1= (a+b+c)( a+b)(a+b) no est en su forma canni-

abc 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

F 0 0 0 1 0 0 0 1

donde t representa a la variable que falta en el trmino. Al realizar esta operacin no alteramos la funcin, ya que estamos -= 0). sumndola cero (t t Por ejemplo, la funcin: F=b(a+b) no se encuentra en su forma cannica de producto de sumas, ya que en el primer trmino falta la variable a. As que, para obtener su forma cannica, debemos sumar al primer trmino (aa), quedando la funcin de la siguiente forma: F = (b+(aa)) (a+b)= (a+b)( a+b)(a+b)

ca, ya que no aparece la variable c en todos los trminos. l F2= (a+b+c)( a+b+c) est en su forma cannica, ya que todas las variables aparecen en todos los trminos. A cada trmino se le llama maxterm; por ejemplo, la funcin F2 tiene dos. Para pasar una funcin a su forma cannica se le suma (tt ),

Tabla 1.5. Tabla de verdad a partir de minterm.

Obtencin de la tabla de verdad a partir de maxterm

En este caso, supongamos que al pasar la funcin a su forma cannica hemos obtenido lo siguiente: F= (a+b)(a+b). En este caso, como la funcin est compuesta por dos variables, la tabla de verdad deber tener cuatro combinaciones distintas, como se representan en la Tabla 1.6. Ahora ponemos en la casilla de la funcin un cero a las combinaciones que resultan de invertir cada uno de los trminos. Esto es, el trmino (a+b) invertido es 0 0, por tanto, en dicha combinacin se pondr un cero a la funcin y el trmino (a+b) invertido es 1 0, por lo que tambin en dicha combinacin se pondr un cero a la funcin. Para finalizar, el resto de las combinaciones se rellenarn con un uno.

Obtencin de la tabla de verdad

Al igual que las expresiones del lgebra convencional pueden representarse grficamente, toda funcin lgica guarda una correspondencia directa con lo que se conoce como tabla de verdad. Entre la tabla y la funcin existe una relacin biunvoca, pudindose obtener la expresin a partir de la tabla y viceversa. La tabla de verdad es un cuadro formado por tantas columnas como variables contenga la funcin, ms la correspondiente a la propia funcin, y por tantas filas como combinacionales binarias sea posible formar con dichas variables. El nmero de combinaciones posibles ser 2n, donde n es el nmero de variables de la funcin. Es conveniente, para evitar repeticiones o confusiones, ordenar las combinaciones binarias de forma creciente.

ab 0 0 1 1 0 1 0 1

F 0 1 0 1

Tabla 1.6. Tabla de verdad a partir de maxterm.

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Obtencin de una funcin cannica a travs de la tabla de verdad

Para obtener una funcin en su forma cannica (ya sea en forma de minterm o maxterm) a partir de la tabla de verdad, se realiza el mtodo inverso al explicado en el apartado anterior.

una de las combinaciones de las entradas, se trata de una indeterminacin. Una indeterminacin indica que con esa combinacin de entradas da igual que a la salida haya un cero o un uno, ya que por alguna circunstancia nunca se podr dar esa combinacin de entradas. Estas indeterminaciones son muy tiles a la hora de simplificar mediante los mapas de Karnaugh (Apartado 1.4.1).

Obtencin de los minterm a partir de la tabla de verdad

Para obtener los minterm de una funcin a partir de una tabla de verdad, se seleccionan las combinaciones que hacen uno a la funcin y cada una de estas combinaciones se escribe en forma de productos, reemplazando cada uno por la variable y cada cero por la variable complementada. Cuando se tienen todas las combinaciones en forma de productos, se suman. La Figura 1.15 muestra todo el proceso.
a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1

Paso de MINTERM a MAXTERM y viceversa

Una vez estudiados los apartados anteriores, es fcil deducir cmo se puede obtener a partir de una forma cannica la otra. Para ello, se obtiene la tabla de verdad de una u otra forma segn la forma cannica dada y, luego, a partir de la tabla se seleccionan las combinaciones que hacen cero a la funcin, complementando las variables si se desea convertir a maxterm, o seleccionando las combinaciones que hacen uno la funcin si se desea pasar a minterm.

a@b@c a@b@c a@b@c a@b@c

1.3 Puertas lgicas

Hasta ahora hemos visto lo que es una funcin lgica, sus propiedades, algunas formas de expresarla y simplificarla, pero, cmo se implementa esa funcin en un circuito? En este apartado vamos a analizar los componentes bsicos que se utilizan para implementar las funciones lgicas: las puertas lgicas. Una puerta lgica describe un circuito que realiza una operacin lgica bsica. Para identificarlas se utilizan: l Funcin lgica: Indica el nombre que se les da a estos elementos lgicos. l Smbolo lgico: Es la representacin grfica de un circuito que realiza una operacin lgica bsica. Aparece dibujado el smbolo lgico estndar (ANSI) e IEC (Comisin Electrotcnica Internacional). l Tabla de verdad: Esta tabla indica qu salida se obtiene con cada una de las posibles combinaciones de las entradas. l Cronograma o tabla de tiempo: Representa grficamente de forma precisa la relacin entre las formas de onda de las entradas y de las salidas de los circuitos digitales en funcin del tiempo. l Expresin booleana: Indica la expresin algebraica que representa.
se suman se multiplican

F= (a@b@c)+(a@b@c)+(a@b@c)+(a@b@c)

Figura 1.15. Obtencin de minterm a partir de una tabla de verdad.

Obtencin de los maxterm a partir de la tabla de verdad

Por el contrario, para obtener los maxterm de una funcin a partir de una tabla de verdad, se cogen las combinaciones que hacen cero a la funcin de la siguiente forma: si la variable tiene un cero, se suma al trmino sin negar. Si por el contrario tiene un uno, se suma negada. Una vez obtenidos todos los trminos, se multiplican (producto de sumas). La Figura 1.16 muestra todo el proceso.
a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 F 0 1 0 1 0 1 1 1

a+b+c a+b+c a+b+c

F= (a+b+c)@(a+b+c)@(a+b+c)

Figura 1.16. Obtencin de maxterm a partir de una tabla de verdad.

Puerta NOT (inversora)

Esta puerta lgica, como su propio nombre indica, invierte la seal de entrada: cuando la entrada est a nivel alto, la salida est a nivel bajo y cuando la entrada est a nivel bajo, la salida est a nivel alto.

Funciones incompletas e indeterminaciones

Si en cualquiera de los dos casos anteriores, en una de las salidas de la tabla aparece una X o simplemente no aparece

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Smbolo lgico
Estndar IEC

Expresin booleana

Puerta NAND (NO Y)

Realiza la misma operacin que la puerta AND, pero su salida es invertida, por lo que nicamente se pondr a nivel bajo la salida cuando todas sus entradas tengan un nivel alto.
Smbolo lgico
Estndar IEC

Y=X
Cronograma

Tabla de verdad

X Y 0 1 1 0

X Y
Figura 1.17. Puerta NOT.

Expresin booleana

X Z

X Z

&

Y = XZ
Cronograma

Puerta AND (Y)

La puerta AND tiene dos o ms entradas y una nica salida. Realiza la operacin que se conoce como multiplicacin lgica. Se la denomina tambin puerta interseccin: nicamente se pondr a nivel alto la salida cuando todas sus entradas lo estn. Dicho de otra forma, la salida Y estar a nivel alto cuando la variable X y Z lo estn.
Smbolo lgico
Estndar IEC

Tabla de verdad

X 0 0 1 1

Z 0 1 0 1

Y 1 1 1 0

X Z Y
Figura 1.20. Puerta NAND.

Expresin booleana

X Z

X Z

&

Y = XZ
Cronograma

Puerta NOR (NO O)

Realiza la misma operacin que la puerta OR, pero su salida est invertida. Su salida se pondr a nivel bajo cuando alguna de sus entradas est a nivel alto.
Smbolo lgico
Estndar IEC

Tabla de verdad

X 0 0 1 1

Z 0 1 0 1

Y 0 0 0 1

X Z Y
Figura 1.18. Puerta AND.

Expresin booleana

X Z

Y X Z
Tabla de verdad

>1

Y = X+Z
Cronograma

Puerta OR (O)
La puerta OR tiene dos o ms entradas y una nica salida. Realiza la operacin que se conoce como suma lgica. Se la denomina tambin puerta unin: la salida se pondr a nivel alto cuando lo est al menos una de sus entradas. Dicho de otra forma, la salida Y estar a nivel alto cuando la variable X o Z lo estn.
Smbolo lgico
Estndar IEC

X 0 0 1 1

Z 0 1 0 1

Y 1 0 0 0

X Z Y

Expresin booleana

Figura 1.21. Puerta NOR.

X Z

Y X Z
Tabla de verdad

>1

Y = X+Z
Puerta EXCLUSIVE OR (O EXCLUSIVA)
Cronograma

X 0 0 1 1

Z 0 1 0 1

Y 0 1 1 1

X Z Y
Figura 1.19. Puerta OR.

Aunque esta puerta puede implementarse a partir de las puertas bsicas anteriores, como se utiliza en muchas aplicaciones, se trata como una nica puerta con su propio smbolo lgico. En este tipo de puertas, la salida tendr un nivel lgico alto cuando una de sus entradas est a nivel alto y la otra a nivel bajo, y tendr un nivel bajo cuando ambas estn al mismo nivel lgico.

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Smbolo lgico
Estndar IEC

Expresin booleana

1.3.2. Puertas TRIESTADO (TRISTATE)

En algunas ocasiones, el circuito que vamos a conectar a la salida de una puerta lgica consume ms corriente de la que es capaz de suministrar la puerta. Por ello existen unas puertas, denominadas bffer, que no realizan ninguna funcin lgica, es decir, lo que introducimos por la entrada lo obtenemos por la salida. Su nica funcin consiste en suministrar ms corriente y as poder atacar a un mayor nmero de puertas lgicas. Su smbolo lgico est representado en la Figura 1.25.

X Z

Y X Z
Tabla de verdad

=1

Y=X+Z
Cronograma

X 0 0 1 1

Z 0 1 0 1

Y 0 1 1 0

X Z Y

Figura 1.22. Puerta Exclusive OR.

Puerta EXCLUSIVE NOR (NO O EXCLUSIVA)

Realiza la misma operacin que la puerta OR exclusiva, pero su salida es invertida. En esta puerta, la salida tomar un nivel bajo cuando el nivel lgico de las entradas sea diferente, y tomar un nivel alto cuando ambas estn al mismo nivel lgico.
Smbolo lgico
Estndar IEC

Figura 1.25. Smbolo lgico de un bffer.

Expresin booleana

X Z

Y X Z
Tabla de verdad

Y=X+Z
Cronograma

La puerta bffer anterior no cambia el valor de la entrada; slo da ms corriente. Sin embargo, existen otras puertas, denominadas triestado, que tienen una segunda entrada para provocar que la puerta entre en un tercer estado denominado estado de alta impedancia (en la Figura 1.26 podemos ver su smbolo lgico).

X 0 0 1 1

Z 0 1 0 1

Y 1 0 0 1

X Z Y

X ENABLE

Figura 1.23. Puerta Exclusive NOR.

1.3.1. Puertas universales (NAND y NOR)

A las puertas NAND y NOR se las conoce tambin como puertas universales, ya que con stas se puede implementar cualquier operacin lgica. Por ejemplo, la Figura 1.24 muestra la implementacin de todas las puertas lgicas slo con NAND y slo con NOR. Para establecer esta relacin basta con aplicar el teorema de DeMorgan.

Figura 1.26. Smbolo lgico de una puerta triestado.

Cuando la entrada ENABLE est a cero, la salida sigue a la entrada. Por el contrario, si ENABLE est a uno, la salida no sigue a la entrada y se pone como una resistencia infinita o circuito abierto (Hi-Z). La Tabla 1.7 muestra su tabla de verdad.
ENTRADA (X) 0 1 X ENABLE 0 0 1 SALIDA (Y) 0 1 Hi-Z

FUNCIN

IMPLEMENTACIN CON NAND

IMPLEMENTACIN CON NOR

Tabla 1.7. Tabla de verdad de un bffer triestado.

La X de la columna de la entrada indica que, indistintamente de lo que haya en dicha entrada, la salida es siempre la misma. Aparte de bfferes triestado, existen puertas inversoras, NAND, etc. La utilidad de este tipo de puertas triestado reside en que podemos conectar sus salidas entre s, siempre y cuando estn todas menos una en alta impedancia. Ms adelante veremos un ejemplo de esta aplicacin, como compartir un bus (conjunto de lneas) por varias puertas o registros.

Figura 1.24. Implementacin con puertas universales.

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1.4 Simplificacin de funciones lgicas (mtodo grfico)

En el Apartado 1.2.3 estudiamos un mtodo de simplificacin mediante operaciones algebraicas. Este mtodo requiere una gran destreza matemtica y la simplificacin era mayor o menor segn el camino elegido. En este apartado vamos a exponer un mtodo ms fcil y eficaz de simplificar las funciones lgicas de una forma grfica. Existen numerosos mtodos para realizar la simplificacin de ecuaciones booleanas, pero los ms utilizados son: l Mapas de Karnaugh: Se utilizan para simplificar funciones de dos a seis variables, aunque habitualmente se utilizan para funciones de dos a cinco variables. l Tablas de Quine-McCluskey: Con este mtodo se pueden simplificar funciones de cualquier nmero de variables, pero se suele utilizar solamente a partir de cinco variables. De los dos mtodos de simplificacin, nicamente vamos a tratar el de los mapas de Karnaugh de 2, 3 y 4 variables, para ilustrar su funcionamiento.

Las variables de la funcin se reparten entre los dos ejes de coordenadas tomando como referencia el vrtice superior izquierdo. En cada una de las celdas se hace coincidir cada una de las posibles combinaciones que pueden realizarse con las variables de cada eje. El orden de colocacin de las combinaciones no es aleatorio, sino que se debe realizar de forma que entre una y otra slo cambie el valor de un bit. Una vez construida la tabla, se rellena completamente de unos y ceros. Para ello la funcin estar en su forma cannica, por lo que se pueden dar dos casos:

Karnaugh para funciones cannicas de suma de productos

Una vez obtenida la funcin en su forma cannica, segn se explic en el Apartado 1.2.4, se pasan todos los valores al mapa de Karnaugh. Para ello, se coloca en la tabla un uno en los trminos que cumplen la funcin y un cero en el resto de las celdas. A continuacin, se agrupan todos los unos que se encuentren en celdas adyacentes en bloques de 2, 4, 8... El objetivo consiste en crear el menor nmero de grupos con el mayor nmero de unos. En el caso de que se d la tabla de verdad y aparezcan trminos indiferentes X, podrn formar parte de los grupos de unos si con ello conseguimos agrupar ms. En las Figuras 1.28 y 1.29 podemos ver un ejemplo de cada una.

1.4.1. Mapas de Karnaugh

Consisten en una matriz de celdas en donde cada una representa una posible combinacin. Para construir esta matriz se dibuja un cuadriltero que es dividido en 2n celdas, donde n representa el nmero de variables de la funcin. En la Figura 1.27 se muestran las distintas formas de los mapas de Karnaugh en funcin del nmero de variables.

a 0 0 1 1
a b

b 0 1 0 1

F 0 1 0 1

a@b F=(a@b)+(a@b) a @b

2 VARIABLES

3 VARIABLES

0 1 0 ab ab 1 ab ab

a bc 0 1 00 abc abc 01 abc abc 11 abc abc 10 abc abc

0 1 0 0 0 1 1 1

Funcin F= b simplificada

Figura 1.28. Simplificacin desde la tabla de verdad.

F= (a@b@c@d)+(a@b@c@d)+(a@b@c@d)+(a@b@c@d)

4 VARIABLES

ab cd 00 01 11 10 00 0 0 0 0 01 1 1 1 0 11 0 0 1 0 10 0 0 0 0
F=(a@c@d)+(a@b@d) Funcin simplificada

ab cd 00 01 11 10 00 abcd abcd abcd abcd 01 abcd abcd abcd abcd 11 abcd abcd abcd abcd 10 abcd abcd abcd abcd
Figura 1.27. Correspondencia entre trminos.

Figura 1.29. Simplificacin desde una funcin cannica de suma de productos.

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Una vez realizadas las agrupaciones, se procede a la simplificacin. Para ello, se eliminarn las variables que a lo largo y ancho de cada grupo adquieran el valor cero y uno al menos una vez. Cuando el valor de la variable es el mismo en cada una de ellas, es irreducible. Los trminos de la funcin simplificada se obtienen representando las variables de forma directa cuando el valor es un uno y de forma negada cuando es un cero. En nuestros ejemplos se muestra la funcin simplificada junto a cada figura. l La escala de integracin. l La tecnologa utilizada.

1.5.1. Escala de integracin

Una de las principales metas de los fabricantes es conseguir integrar en un nico chip, o circuito integrado, el mayor nmero de puertas posible. Esto ha sido posible gracias al enorme progreso en la reduccin del tamao de los componentes. Desde el punto de vista de la cantidad de componentes que se pueden integrar por mm en un circuito integrado, existen varios grados de integracin: l SSI (Small Scale Integration o integracin a pequea escala): En este grupo estn comprendidos los circuitos de funciones lgicas elementales, como las puertas lgicas. El nmero de puertas lgicas que es capaz de integrar es de 1 a 10. l MSI (Medium Scale Integration o integracin a media escala): Engloba circuitos de aplicacin general, como los circuitos combinacionales y secuenciales, que estudiaremos en los prximos captulos. El nmero de puertas lgicas que es capaz de integrar se encuentra, aproximadamente, entre 10 y 100. l LSI (Large Scale Integration o integracin a gran escala): Son circuitos que realizan funciones lgicas muy complejas. En este grupo se encuentran los dispositivos propios de la lgica programable: memorias, microprocesadores, etc.; y otros ms especficos, tales como los empleados en las calculadoras. El nmero de puertas que es capaz de integrar est comprendido entre 100 y 1.000. l VLSI (Very Large Scale Integration o integracin a muy gran escala): Esta tecnologa apareci en los aos ochenta y es capaz de integrar entre 1.000 y 10.000 puertas lgicas. l ULSI (Ultra Large Scale Integration o integracin a ultra escala): Es la tecnologa ms reciente y as se denominan los circuitos capaces de integrar ms de 10.000 puertas lgicas.

Karnaugh para funciones cannicas de producto de sumas

Una vez obtenida la funcin en su forma cannica de la forma explicada anteriormente, se pasan todos los valores al mapa de Karnaugh. Para ello, se pone en el mapa un cero por cada trmino suma de la expresin. Cada cero se sita en la celda correspondiente al valor operacin suma. Por ejemplo, para la suma a+b+c+d, se escribe un cero en la celda 1000 del mapa de Karnaugh de cuatro variables.
F=(a+b+c+d)@(a+b+c+d)@(a+b+c+d)@(a+b+c+d)

ab cd 00 01 11 10 00 0 0 1 0 01 1 1 1 1 11 1 1 1 1 10 1 0 1 1
F=(b+c+d)@(a+b+d) Funcin simplificada
Figura 1.30. Simplificacin desde una funcin cannica de producto de sumas.

Una vez relleno todo el mapa, se agrupan todos los ceros en bloques de 2, 4, 8..., al igual que en la suma de productos. En el caso de que se d la tabla de verdad y aparezcan trminos indiferentes X, podrn formar parte de los grupos de ceros si con ello conseguimos agrupar ms. Los trminos de la funcin simplificada se obtienen representando las variables de forma directa cuando el valor es un cero y de forma negada, cuando es un uno. En la Figura 1.30 podemos ver un ejemplo.

1.5.2. Tecnologa utilizada

Las familias lgicas se dividen en tres grandes grupos (Figura 1.31), segn la tecnologa de fabricacin utilizada: l Tecnologa bipolar: Utiliza para crear las puertas lgicas transistores bipolares, que son muy rpidos, pero de un consumo elevado. La familia de circuitos integrados ms conocida (TTL) utiliza esta tecnologa de integracin. l Tecnologa MOS: Es ms lenta que la anterior, pero su consumo es menor, lo que ha hecho aumentar la escala de integracin, ya que al consumir poco no requiere un gran tamao para disipar el calor. La familia lgica CMOS utiliza este tipo de tecnologa. l Tecnologa BiCMOS: Es un hbrido de las dos anteriores, consiguiendo un buen balance entre velocidad y consumo.

1.5 Familias de los circuitos integrados digitales

Aunque se han estudiado las puertas lgicas como si se tratasen de unidades independientes, en realidad se comercializan integradas un nmero de ellas en un nico circuito integrado. El nmero de puertas por circuito depende del nmero de entradas que tenga cada una de ellas, establecindose una relacin inversa entre entradas y puertas. Hay dos mtodos de clasificacin de los circuitos integrados que depende de:

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dolo a 3 ns, obtenindose una disipacin de 19 mW por puerta. l Serie 54LSXXX/74LSXXX (Low-power, Schottky): Esta serie apareci poco despus que la anterior, reduciendo considerablemente la potencia de disipacin a 2 mW por puerta, pero aumentando ligeramente el tiempo de propagacin a 9 ns. l Serie 54ALSXXX/74ALSXXX (Advanced Low-power Schottky): Es una de las ms avanzadas dentro de la familia TTL, ya que disipa 1,2 mW por puerta con un tiempo de propagacin de 4 ns. l Serie 54ASXXX/74ASXXX (Advanced Schottky): Esta serie se utiliza en aplicaciones que requieren gran rapidez en la conmutacin, ya que su tiempo de propagacin es de 1,7 ns y su potencia disipada por puerta es de 8 mW. l Serie 54FXXX/74FXXX (FAST - Fairchild Advanced Schottky TTL): Es la ltima serie que ha sacado la familia TTL, cuyo tiempo de propagacin es de 3ns y la potencia disipada por puerta es de 4 mW. El resto de los cdigos que aparecen en el circuito integrado indican de qu chip se trata. Por ejemplo: 00 indica que son puertas NAND de dos entradas; 04, que se trata de puertas NOT, etc. Todas estas familias anteriores tienen el mismo contenido y patillaje, variando nicamente la velocidad, el consumo y el fan-out.

Familias lgicas

Bipolar
TTL ECL I2L

MOS
pMOS nMOS CMOS
Figura 1.31. Familias lgicas.

BiCMOS

1.5.3. Familias lgicas

A continuacin, vamos a estudiar e identificar las cuatro familias ms importantes de circuitos integrados lgicos:

TTL (Transistor-Transistor Logic)

Esta familia lgica creada por Texas Instruments en 1957 utiliza el transistor de unin bipolar para construir las puertas. Para identificar estos circuitos integrados, llevan una nomenclatura como la que se muestra en la Figura 1.32.

74 LS XXX
Tipo de chip Tecnologa Serie Figura 1.32. Identificacin de un chip TTL.

CMOS (Complementary Metal-Oxide Semiconductor)

Esta familia lgica creada por RCA en 1968 utiliza como componente bsico para construir las puertas el transistor MOS de efecto de campo. Este tipo de circuitos ofrece algunas ventajas respecto a los de tecnologa TTL, como una menor potencia de disipacin, lo que supone una mayor densidad de integracin y mayor inmunidad a los ruidos. Su mayor inconveniente hasta ahora es su baja velocidad comparada con la de las puertas TTL, aunque est en vas de solucin. Al igual que la TTL, tiene diversas tecnologas: a) Serie 4.000 o de puerta metlica: Son las primeras CMOS, no estn homologadas y cada fabricante tiene su patillaje y smbolo. b) Puerta de silicio: Al inicio, estas puertas eran lentas (20 ns), pero con la ventaja de que consuman poco (0,1 mW por puerta) y, por tanto, permitan una alta integracin. Actualmente existen familias que han aumentado la velocidad considerablemente. Al igual que en la familia TTL, dentro de sta existe un conjunto de series desarrolladas con posterioridad a la serie bsica: l Serie 54CXXX/74CXXX: Mantiene las propiedades y caractersticas de la tecnologa CMOS, pero su patillaje es compatible con el de la familia TTL. l Serie 54HCXXX/74HCXXX (High Speed CMOS): No es compatible elctricamente con la familia TTL, pero mejora el tiempo de propagacin, ofreciendo valores del orden de 18 ns. Se alimenta con tensiones comprendidas entre 2 y 6 V.

Las dos primeras cifras indican la serie. En el caso de la TTL existen dos: l 74 para la serie comercial estndar. Su funcionamiento est garantizado para temperaturas entre 0 y 70 C. l 54 para la serie militar, que presenta prcticamente las mismas caractersticas que la serie 74. Su diferencia radica fundamentalmente en la temperatura de funcionamiento que, en este caso, est comprendida entre -55 y 125 C. Su precio es ms elevado que el de la serie 74. Las letras siguientes que aparecen en el circuito integrado indican la tecnologa utilizada. En la familia TTL son: l Serie 54XXX/74XXX: Pertenece a la serie TTL estndar. Esta serie disipa 10 mW por puerta con un tiempo de propagacin de 10 ns. l Serie 54LXXX/74LXXX (TTL Low-power): Esta serie obtiene un menor consumo (1 mW por puerta), pero su tiempo de propagacin es mucho mayor, de unos 33 ns. l Serie 54SXXX/74SXXX (TTL Schottky): Mediante la incorporacin de un componente denominado diodo Schottky, mejora el tiempo de propagacin, reducin-

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l Serie 54HCTXXX/74HCTXXX (High Speed CMOSTTL): Tiene una serie de caractersticas similar a la anterior, con la ventaja de ser compatible elctricamente con la familia TTL. Su tensin de alimentacin es de 5 V. l Serie 54ACXXX/74ACXXX (Advanced CMOS): Gracias a su tensin de alimentacin comprendida entre 2 y 6 V, es compatible con la serie 54HCXXX/74HCXXX, pero con la mejora de su disipacin, 0,75 mW por puerta, y de su tiempo de propagacin, del orden de 11,1 ns. l Serie 54ACTXX/74ACTXXX (Advanced CMOSTTL): Su alimentacin vara entre 4,5 y 5,5 V, pudindose conectar a 5 V, de forma que permite sustituir la serie 54HCTXX/74HCTXXX y todas las series TTL, pero manteniendo las mismas caractersticas en tiempo de propagacin y potencia disipada por puerta que la serie anterior. l Serie 54LVXXX/74LVXXX (Low Voltage HCMOS): Se alimenta con tensiones comprendidas entre 2 y 5,5 V, lo que ofrece una buena flexibilidad en sistemas de 3,3 V y de 5 V. Alimentada a 3,3 V, proporciona un tiempo de propagacin de 5,4 ns y un consumo de 66 W por puerta. l Serie 54LVCXXX/74LVCXXX (Low voltage CMOS): Esta serie est diseada para alimentaciones de 3,3 V, aunque tolera entradas y salidas de 5 V. Reduce el tiempo de propagacin de 4 ns y la potencia disipada a 33 W por puerta. l Serie 54AHCXXX/74AHCXXX (Advanced High Speed CMOS): Es la evolucin de la serie HC. Se puede alimentar tanto a 3,3 V como a 5 V. Alimentada a 5 V, proporciona un tiempo de propagacin de 5,2 ns y un consumo de 0,2 mW por puerta. l Serie 54ALVCXXX/74ALVCXXX (Advanced Low Voltage CMOS): Reduce el tiempo de propagacin a 2 ns y el consumo a 132 W por puerta, por lo que muchos fabricantes utilizan esta serie en el diseo de memorias de alta velocidad. Su tensin de alimentacin es de 3,3 V. l MECL 10K: Mejora el tiempo de propagacin a 1,75 ns y reduce la disipacin a 25 mW por puerta. Una importante caracterstica de esta serie es su compatibilidad con la anterior, lo que facilita el uso de ambas series en un mismo sistema. l MECL 10H: Esta serie dobla la velocidad de la anterior, manteniendo la misma disipacin por puerta y tensin de alimentacin (5,2 V) que la 10K. Con un tiempo de propagacin mximo de 1 ns y una disipacin de 25 mW por puerta, hace que hoy en da an se siga usando. l MECL 100K: Consigue reducir el tiempo de propagacin a 0,75 ns a costa de aumentar la disipacin a 50 mW por puerta y reducir la tensin de alimentacin a 4,5 V. l ECLinPS: Esta serie reduce el tiempo de propagacin a 0,33 ns y reduce la disipacin a 25 mW por puerta con una tensin de alimentacin de 5,2 V. l ECLinPS Lite: Es la serie ms avanzada de la familia ECL. Reduce el tiempo de propagacin a 0,22 ns manteniendo la tensin de alimentacin de 5,2 V y eleva la potencia disipada por puerta a 73 mW. Esta serie tambin est disponible como 10EL y 100EL, para compatibilizar con la 10H y la 100K respectivamente.

BiCMOS (Bipolar-CMOS)
Esta tecnologa/familia lgica (introducida comercialmente en 1985) combina en un nico circuito integrado la tecnologa bipolar y la CMOS. Combinando estas dos tecnologas, BiCMOS ofrece la baja potencia de disipacin de la CMOS, la elevada velocidad de la bipolar y la capacidad de suministrar una corriente mayor. Como contrapartida, la BiCMOS tiene un alto coste de fabricacin, debido a la complejidad de estos dispositivos. Las series ms utilizadas en la familia lgica BiCMOS son: Serie 54ABTXXX/74ABTXXX (Advanced BiCMOS Technology): Su tensin de alimentacin es de 5 V, con un tiempo de propagacin inferior a los 5 ns y un consumo que ronda los 0,5 mW por puerta. Serie 54LVTXXX/74LVTXXX (Low Voltage BiCMOS Technology): Reduce la tensin de alimentacin a 3,3 V, aunque sus entradas y salidas toleran 5 V, lo que hace que sea compatible con la familia TTL. Esta serie reduce el tiempo de propagacin a 3,5 ns (un 24% ms rpida que la ABT) y con consumo inferior a los 330 W por puerta. Serie 54ALVTXXX/74ALVTXXX (Advanced Low Voltage BiCMOS Technology): Esta serie puede alimentarse tanto a 3,3 V como a 2,5 V, aunque sus entradas y salidas toleran 5 V, lo que la hace compatible con la familia TTL. El tiempo mximo de propagacin es de 2,5 ns a 3,3 V y de 3,5 ns a 2,5 V. Alimentada a 2,5 V tambin disipa menos de 330 W por puerta. A modo de resumen, la Figura 1.33 muestra la posicin relativa de las diferentes familias lgicas en funcin de los tiempos de propagacin y la potencia disipada.

ECL (Emitter Coupled Logic)

La familia lgica de emisor acoplado fue creada por Motorola en 1962. Utiliza la tecnologa bipolar para obtener el tiempo de propagacin ms bajo de todas las familias, pero con un consumo mucho mayor. Esta elevada velocidad la consigue evitando que los transistores lleguen a la saturacin. Para ello, en lugar de utilizar una configuracin en emisor comn como la TTL, emplea una configuracin en colector comn. Otros inconvenientes de esta familia son: la poca variedad de dispositivos que tiene en comparacin con las familias TTL y CMOS y que requiere de alimentacin negativa. Las series que forman la familia lgica ECL son: l MECL I y MECL II: Son las primeras series de esta familia lgica y actualmente estn obsoletas. l MECL III: Esta serie nace en 1968 para aplicaciones de uso general, con un tiempo de propagacin del orden de 2 ns y un consumo que ronda los 50 mW por puerta.

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potencia disipada (mW) 100 ECL 10 S AS F 1 0,1 LVC 2 4 6 8 ALS ABT LVT LV LS AC 3,3 V 5V -5,2 V 10 tiempo de propagacin (ns) TTL

IIL VIL

IOH VOH
Vcc

IIH VIH

IOL VOL

ENTRADA A NIVEL BAJO

ENTRADA A NIVEL ALTO

Figura 1.34. Convenio de signo de las corrientes y tensiones.

Una vez vistos los datos que el fabricante nos suministra, podemos ver las diferencias entre la familia TTL y CMOS en la Tabla 1.8.
TTL ENTRADA SALIDA VOHmx VOHmn VOLmx VOLmn = = = = 5V 2,4V 0,4V 0V CMOS para VDD = 5 V ENTRADA VIHmx VIHmn VILmx VILmn = = = = 5V 3,5V 1,5V 0V SALIDA VOHmx VOHmn VOLmx VOLmn = = = = 5V 4,9V 0,1V 0V

Figura 1.33. Posicin relativa de las diferentes familias lgicas.

1.5.4. Datos de catlogo

El fabricante en sus catlogos nos ofrece una serie de datos que hay que tener muy en cuenta a la hora de disear un circuito. stos son: l VCC y VDD: Tensin continua de alimentacin del circuito. Todos los circuitos integrados TTL se alimentan con +5 V (VCC), pero en la familia CMOS podemos variar la tensin de alimentacin entre 3 y 18 V (VDD). l IOH: Corriente que entrega un circuito a la salida cuando est a nivel alto. l VOH: Tensin que entrega un circuito a la salida cuando est a nivel alto. l IOL: Corriente que absorbe un circuito por la salida cuando est a nivel bajo. l VOL: Tensin que entrega un circuito a la salida cuando est a nivel bajo. l VIH: Tensin de entrada a nivel alto. l VIL: Tensin de entrada a nivel bajo. l IIH: Corriente que absorbe el circuito a la entrada cuando hay un nivel alto. l IIL: Corriente que entrega el circuito a la entrada cuando hay un nivel bajo. l IOS: Corriente que se mide a la salida cuando est a nivel alto y cortocircuitamos la salida. l ICCH: Corriente continua que entrega la fuente de alimentacin cuando la puerta est a nivel alto. l ICCL: Corriente continua que absorbe la fuente de alimentacin cuando la puerta est a nivel bajo. Todas estas tensiones y corrientes se miden y circulan de la forma indicada en la Figura 1.34. Existe un convenio de signo para indicar si la corriente entra en la puerta o si sale, y es el siguiente: las corrientes entrantes en la puerta se consideran positivas, mientras que las corrientes salientes se consideran negativas.

VIHmx VIHmn VILmx VILmn

= = = =

5V 2V 0,8V 0V

Tabla 1.8. Comparativa entre TTL y CMOS.

Como se puede apreciar en la Tabla 1.8, una puerta TTL no puede atacar directamente a una puerta CMOS. Esto es debido a que el margen de tensin de salida de la puerta TTL a nivel alto puede oscilar entre 2,4 y 5 V y las puertas CMOS necesitan como mnimo 3,5 V para que se interprete como un nivel alto. Sin embargo, existen familias especficas de HCMOS que son compatibles con este montaje (74HCTXX). Por el contrario, una puerta CMOS s puede atacar directamente a una TTL.

1.5.5. Margen de ruido

En la mayora de los circuitos se introducen ruidos no deseados que se suman a las seales digitales. Si estos ruidos son lo suficientemente grandes, pueden provocar que el circuito no interprete correctamente un nivel lgico y, por tanto, afecte al funcionamiento del circuito. Por ello, antes de realizar un montaje, es conveniente saber el nivel de ruido mximo permitido. Como hay dos niveles lgicos, existirn dos mrgenes de ruido: l Margen de ruido a nivel alto: Viene dado por la expresin: VN(H) = VOHmn - VIHmn. l Margen de ruido a nivel bajo: Viene dado por la expresin: VN(L) = VILmx - VOLmx. Como ejemplo, la Figura 1.35 muestra el clculo del margen de ruido a nivel alto y bajo de las familias TTL y CMOS. Observando el resultado de ambas familias, podemos deducir que la familia CMOS es ms inmune al ruido, ya que su margen es mayor.

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IIL
VIHmx= 5V

TTL
VOHmx= 5V

IIH IOH IIH

SALIDA

ENTRADA
margen de ruido a nivel alto

IOL VOL

IIL IIL

HIGH
VOHmn= 2,4V

HIGH

VIHmn= 2V

VOH IIH

FAN-OUT A NIVEL BAJO

VOLmx= 0,4V
margen de ruido a nivel bajo

FAN-OUT A NIVEL ALTO

LOW
VILmn= 0V

LOW

VILmx= 0,8V

Figura 1.36. Clculo del fan-out.

VILmn= 0V

VN(H)= VOHmn - VIHmn= 2,4V - 2V= 0,4V VN(L)= VILmx - VOLmx= 0,8V - 0,4V= 0,4V

1.5.7. Tiempo de propagacin

Hasta ahora hemos estado suponiendo que, cuando aplicamos una seal a la entrada de una puerta, su salida reacciona inmediatamente. Sin embargo, en la realidad eso no sucede as, sino que transcurre un tiempo desde que se le aplica la seal a la entrada de la puerta hasta que su salida cambia, tal y como indica la Figura 1.37.

CMOS
VOHmx= 5V

SALIDA

ENTRADA

VIHmx= 5V

HIGH
VOHmn= 4,9V
margen de ruido a nivel alto

HIGH

VIHmn= 3,5V

INVERSOR IDEAL

CRONOGRAMA DE UN INVERSOR REAL

VOLmx= 0,1V

margen de ruido a nivel bajo

VILmx= 1,5V

X X Y

Y
Cronograma

LOW
VILmn= 0V

LOW
VILmn= 0V

X Y

50%

50%

50%

50%

VN(H)= VOHmn - VIHmn= 4,9V - 3,5V= 1,4V VN(L)= VILmx - VOLmx= 1,5V - 0,1V= 1,4V
Figura 1.35. Clculo del margen de ruido de las familias TTL y CMOS.

tPHL

tPLH

Figura 1.37. Tiempos de propagacin.

Observando la Figura 1.37, podemos definir dos tiempos: l tPHL: Tiempo que tarda la salida en pasar de nivel alto a nivel bajo. l tPLH: Tiempo que tarda la salida en pasar de nivel bajo a nivel alto. As pues, el tiempo de propagacin vendr dado por la siguiente expresin: (tPLH + t PHL) tp= 2

1.5.6. FAN-OUT
Cuando conectamos a la salida de una puerta lgica 1 la entrada de otra puerta lgica 2, sta absorbe una corriente cuando la salida de la puerta lgica 1 est a nivel alto. Esta absorcin de corriente por parte de la puerta lgica 2 provoca que el nivel lgico de la salida de la puerta lgica 1 baje ligeramente. Por el contrario, si la salida de la puerta lgica 1 se encuentra a nivel bajo, la entrada de la puerta lgica 2 suministra corriente, que es absorbida por la salida de la primera puerta, provocando que suba ligeramente el nivel lgico de la salida. Si aumentamos el nmero de entradas que conectamos a la salida de la puerta lgica 1, el efecto aumenta, llegando un momento en el que el nivel alto o el nivel bajo entra en la zona de incertidumbre y aparece el correspondiente peligro de que los circuitos no lo interpreten correctamente. As pues, se puede definir el fan-out como el nmero de entradas que puede atacar una puerta lgica, manteniendo el nivel de la salida. Es decir, la mxima carga que una puerta puede soportar. Al igual que el margen de ruido, hay fan-out a nivel alto y a nivel bajo. l FAN-OUT a nivel alto: Viene dado por la expresin: F.O.(H)=IOH/IIH. Observando la Figura 1.36 se puede deducir fcilmente su clculo. l FAN-OUT a nivel bajo: Viene dado por la expresin: F.O.(L)=IOL/IIL. En la Figura 1.36 se puede ver cmo se calcula.

1.5.8. Potencia de disipacin

Cada puerta se conecta a la tensin de alimentacin VCC y consume cierta corriente mientras funciona. Como cada puerta puede estar a nivel alto, en transicin o a nivel bajo, podemos distinguir, respectivamente, tres corrientes diferentes: ICCH, ICCT e ICCL. En antiguas familias lgicas como la TTL, la corriente de transicin ICCT es despreciable en comparacin con las otras. Considerando que la puerta est aproximadamente el mismo tiempo a nivel alto y a nivel bajo, la potencia media disipada vendr dada por la siguiente expresin: (ICCH + ICCL) Pmedia= VCC 2

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La potencia media disipada se mide en milivatios (mW) y para la familia lgica TTL este valor es aproximadamente 10 mW. En nuevas familias lgicas como la CMOS, las corrientes ICCH e ICCL son despreciables en comparacin con la ICCT. Por lo tanto, la potencia media disipada es: Pmedia= VCC ICCT Como la corriente ICCT es relativamente pequea, la potencia disipada por las puertas CMOS es tambin pequea. Como es lgico, la potencia disipada aumenta con la frecuencia a la cual la salida de la puerta cambia. Sin embargo, en los dispositivos TTL es independiente de la frecuencia. La potencia disipada es importante por dos razones. La primera, define la duracin de la batera que las alimenta. La segunda, la potencia disipada es proporcional al calor generado por el circuito integrado, y un excesivo calentamiento puede provocar que la puerta genere valores de salida incorrectos. Por ambas razones, se deben utilizar puertas que consuman lo menos posible. Los CI se encapsulan en un material plstico, cermico o metlico. Los encapsulados de los circuitos integrados se clasifican segn la forma en que se montan sobre las tarjetas de circuito impreso (PCB, Printed Circuit Board) y pueden ser de: l Insercin: Los componentes tienen unos pines (patas) que se insertan en los taladros de la tarjeta de circuito impreso y se sueldan a las pistas en la cara opuesta. El encapsulado de insercin ms tpico es el DIP (Dual Inline Package). l Montaje superficial: Es un mtodo ms moderno que permite ahorrar espacio, ya que no son necesarios los taladros en las tarjetas de circuito impreso. Los pines de los encapsulados de montaje superficial se sueldan directamente a las pistas de una cara de la tarjeta, dejando la otra cara libre para aadir circuitos adicionales. Tres tipos comunes de encapsulado de montaje superficial son: el SOIC (Small-Outline IC), el PLCC (Plastic Leaded Chip Carrier) y el LCCC (Leadless Ceramic Chip Carrier). Estos tipos de encapsulado estn disponibles en distintos tamaos dependiendo del nmero de pines.

1.5.9. Estructura de un Circuito Integrado

Todas las puertas y funciones lgicas que hemos tratado (y muchas ms) estn disponibles como circuitos integrados (CI). Un circuito integrado monoltico est formado, principalmente, por un conjunto de transistores, diodos y resistencias conectados entre s para implementar un circuito electrnico completo. Los componentes electrnicos del circuito integrado se fabrican y conectan sobre un trozo de silicio, que recibe el nombre de sustrato o chip. La Figura 1.38 muestra una seccin de un tipo de encapsulado de CI, donde se ve el chip. Los terminales del chip, que reciben el nombre de pads, se conectan a los pines del encapsulado mediante unos hilos conductores (wire bonding) para permitir las conexiones de las entradas, salidas y tomas de alimentacin.
Figura 1.39. Ejemplos de encapsulados de Circuitos Integrados.

Todos los encapsulados de circuito integrado tienen un sistema estndar para numerar los pines. En la parte superior del encapsulado, se designa el pin 1 mediante un identificador que puede ser un pequeo punto, una muesca o una esquina biselada. Empezando por el pin 1, el nmero de pin aumenta a medida que se gira siguiendo el sentido contrario a las agujas del reloj. La Figura 1.40 ilustra la numeracin de los pines para el formato DIP o SOIC de 14 pines y PLCC de 20 pines.

Pin 1

Muesca
3 1 2 3 4 5 6 7 14 13 12 11 10 9 8 4

Pin 1
19 18

pads vcc

chip hilos pines

8 9 13

14

gnd
Figura 1.38. Estructura de un Circuito Integrado.

Figura 1.40. Numeracin de los pines.

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1.1 Ensayo y experimentacin de las puertas lgicas

Montar un circuito como el de la Figura 1.41 y, antes de ensayarlo, deducir cules van a ser sus salidas en funcin de las entradas y anotarlas en la Tabla 1.9. Esta actividad, as como las restantes de la 1 Parte, se realizarn con ayuda de un entrenador, en el cual se dispondrn todas las puertas, dispositivos luminosos e interruptores.
ENTRENADOR H L H L H L A ENTRENADOR

&
B

Ejercicios prcticos
ENTRENADOR H L H L A F2 B R LED ENTRENADOR

Figura 1.43. Conexin del circuito 3.

A B L H L H F1 F2

S R LED

L L H H

Tabla 1.10. Resultados de los ensayos 2 y 3. Figura 1.41. Conexin del circuito 1.
A L L L L H H H H B L L H H L L H H C L H L H L H L H S

Una vez finalizado el ensayo de ambos circuitos, observar los resultados F1 y F2, identificar qu tienen en comn y explicar por qu.

1.3 Obtencin de una salida a partir de un cronograma

Montar el circuito de la Figura 1.44, aplicar a las entradas las seales que aparecen en el cronograma y dibujar la seal obtenida a la salida.
ENTRENADOR H L H L A S B R LED ENTRENADOR

Tabla 1.9. Resultados del ensayo 1.

1.2 Ensayo y experimentacin de las puertas

universales Montar el circuito de la Figura 1.42 y anotar los resultados en columna F1 de la Tabla 1.10. A continuacin, realizar el montaje de la Figura 1.43 y anotar los resultados en la columna F2 de la Tabla 1.10.
ENTRENADOR H L H L A F1 B R LED ENTRENADOR

A B S
Figura 1.44. Conexin y cronograma del circuito 4.

Figura 1.42. Conexin del circuito 2.

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1.1 Un nivel lgico...

a) Es una tensin fija que indica el fabricante. b) Es un valor de tensin comprendido entre un mximo y un mnimo. c) Representa un cero lgico. a) Un retardo que se introduce para que las puertas estn preparadas. b) El tiempo que tarda en pasar la seal del 10% al 90%. c) El tiempo que tarda en pasar la seal del 90% al 10%.

&

Autoevaluacin
1.5 La forma cannica de suma de productos se denomina...
a) Minterm. b) Maxterm. c) Ninguna de las anteriores.

1.2 El tiempo de subida es...

1.6 Las tablas de Karnaugh se utilizan...

a) Para simplificar funciones. b) Para realizar cronogramas. c) Para obtener la tabla de verdad.

1.7 A los circuitos TTL se los conoce por...

a) Su rapidez. b) Su bajo consumo. c) Las dos anteriores.

1.3 El cdigo binario es...

a) Un cdigo ponderado. b) Un cdigo cclico. c) Ambos.

1.8 El fan-out indica...

a) La corriente que consume una puerta. b) El nmero de salidas que se pueden conectar a una entrada. c) El nmero de entradas que es capaz de atacar una salida.

1.4 El complemento a 2 se utiliza para...

a) Realizar sumas lgicas. b) Realizar restas lgicas. c) Obtener nmeros negativos.

1.1 Calcular la frecuencia de un tren de impulsos cuyo

ciclo de trabajo es del 60% y su ancho de impulso dura 60 ns. 237,5(8 7FE,D(16 10111001,101(2 cimal:

&
37,4(8 175,1(10

s Ejercicios propuesto
1.6 Convertir los siguientes nmeros positivos a negativos en C1 y C2: 01010(2

1.2 Convertir los siguientes nmeros a base decimal:

1.7 Convertir las siguientes funciones para slo tener que

utilizar puertas NAND de 2 y de 3 entradas. F= (a+b)c+(a+e) a+e) F= (acd)+(cF= (a eb)+c

01101(2

01110(2

01111(2

01001(2

1.3 Convertir los siguientes nmeros a binario y hexade-

1.8 Utilizando los teoremas y postulados del lgebra de

Boole, simplificar las siguientes funciones: F= [ab(c+( bd))+( ab)]c --F= [( a b +a c) + ( a bc)]( a+c) ta que posee las siguientes caractersticas: IOHmx = -400 A IOLmx = 16 mA VOLmx = 0,1 V VOHmn = 4,9 V

1.4 Realizar las siguientes operaciones lgicas:

11010 + 01101 101110 - 101101 10011 x 101 10001 -11101 11011 +01010

1.9 Calcular el fan-out y el margen de ruido de una puerIIHmx = 40 A IILmx = -1,6 mA VILmx = 1,5 V VIHmn = 3,5 V

1.5 Realizar las siguientes sumas en binario-BCD:

0101 0011 1001 + 0001 1001 0011 1001 0011 0100 + 0101 0010 0110 0010 0101 0110 + 1001 0111 0111

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1.10 Obtener la funcin lgica de la Tabla 1.11 y simplificarla al mximo.

A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1

1.12 Disear un circuito con el menor nmero posible de

puertas lgicas, que convierta nmeros de cdigo binario-BCD de 4 bits a BCD-Aiken.

1.13 Representar la tabla de verdad de la funcin S a

partir del diagrama de tiempos (cronograma) de la Figura 1.46.

A A B B C C S S

Tabla 1.11. Tabla de verdad.

Figura 1.46.

1.11 Deducir la funcin lgica del circuito de la Figura

1.45, simplificarla al mximo y dibujar el circuito lgico simplificado.

1.14 A partir de la tabla de verdad obtenida en el ejercicio anterior, disear un circuito lo ms reducido posible que lo implemente. lgica de la serie ALS alimentada a 5 V y con las siguientes caractersticas: ICCH = 250 A ICCL = 230 A ICCT = 5 nA

1.15 Calcular la potencia media disipada por una puerta

A B C D E
Figura 1.45.

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25

Captulo

Titular de captulo

Sistemas combinacionales
Introduccin
En el Captulo 1 hemos estudiado las puertas lgicas como elementos individuales que realizan una operacin lgica bsica. Con el uso de estas puertas lgicas hemos sido capaces de desarrollar funciones booleanas que generan una salida. Dicha salida tomar uno u otro estado lgico dependiendo del valor de las entradas. A este tipo de circuitos, en los que con una misma combinacin de entrada obtenemos a la salida siempre el mismo valor, se les denomina circuitos lgicos combinacionales. Como hemos mencionado, la implementacin de las funciones booleanas se realiza mediante puertas lgicas, pero en muchos casos estos circuitos se repiten tanto que los fabricantes los comercializan integrado todo en un nico chip. En este captulo vamos a estudiar los circuitos combinacionales MSI (Medium Scale Integration) o escala media de integracin, capaces de contener en su interior entre 10 y 100 puertas lgicas. Estos circuitos combinacionales se clasifican segn la funcin que desempean en los siguientes grupos: u Circuitos de comunicacin: Se utilizan para la transmisin y manipulacin de las seales digitales. En este captulo se tratarn: - Multiplexores y demultiplexores. - Codificadores y decodificadores. - Generadores y detectores de paridad. u Circuitos aritmticos: Realizan operaciones aritmticas con los datos binarios que reciben. En este captulo se tratarn: - Comparadores binarios. - Sumadores. - Restadores.

Contenido
2.1. Convenios para las entradas, salidas... 2.2. Multiplexores. 2.3. Codificadores. 2.4. Decodificadores. 2.5. Demultiplexores. 2.6. Generadores y detectores de paridad. 2.7. Comparadores binarios. 2.8. Circuitos aritmticos.

Objetivos
u Conocer los circuitos combinacionales fundamentales. u Saber disear circuitos combinacionales. u Saber realizar operaciones con circuitos combinacionales.

Sistemas combinacionales

2.1 Convenios para las entradas, salidas...

Los circuitos lgicos combinacionales tienen una serie de lneas de entrada, de salida y, en algunos casos, de control y habilitacin adems de la alimentacin y masa. Todas estas lneas pueden ser activas de alguna de las siguientes formas: l Activas a nivel bajo: Se dice que una lnea de entrada, control o habilitacin es activa a nivel bajo cuando en esa lnea debe haber un cero lgico para que el circuito combinacional entienda que dicha lnea est activada. Por ejemplo, si tenemos una entrada de habilitacin (enable) activa a nivel bajo, el circuito funcionar cuando dicha lnea contenga un cero lgico. De igual modo, se dice que una salida es activa a nivel bajo, cuando al ser activada su contenido es un cero lgico. El uso de este mtodo de activacin de entradas y salidas en muchos circuitos combinacionales es debido a que se puede obtener ms corriente que con los activos a nivel alto. La forma de representar una lnea activa a nivel bajo se realiza colocando un crculo entre la lnea y el bloque del componente. Adems, el nombre de la lnea lleva el smbolo de la complementacin. La Figura 2.1 muestra un ejemplo. l Activas a nivel alto: Se dice que una lnea de entrada, control o habilitacin es activa a nivel alto cuando en esa lnea debe haber un uno lgico para que el circuito combinacional entienda que dicha lnea est activada. De igual modo, se dice que una salida es activa a nivel alto, cuando, al ser activada, su contenido es un uno lgico. Para representar que una lnea es activa a nivel alto, no se pone nada entre la lnea y el bloque del componente. Por otro lado, el nombre de la lnea no lleva ningn smbolo de complementacin. En la Figura 2.1 se puede ver su representacin.
Entrada activa a nivel bajo

l l l l

n entradas de datos. Una nica salida. p entradas de control. Una o varias entradas de habilitacin o seleccin.

El nmero de entradas de datos (n) viene dado por la siguiente ecuacin: n= 2p El funcionamiento de un multiplexor es el siguiente: el circuito canaliza la informacin de una de las entradas de datos por la salida. Para indicar cul de las entradas de datos deseamos canalizar por la salida, lo hacemos mediante las lneas de control. Todo esto es posible siempre y cuando est activada la entrada de habilitacin (enable). En caso contrario el multiplexor no funcionara, mostrando siempre a la salida el mismo nivel lgico, independientemente del valor de las entradas de datos y de las entradas de control. Su funcionamiento se puede comparar a un conmutador de mltiples entradas y una nica salida que se controla con las lneas de control. En la Figura 2.2 se puede observar el funcionamiento, la tabla de verdad y la implementacin con puertas lgicas de un multiplexor de 4 entradas.

MUX 4:1
I0 I1 I2 I3 Z

Tabla de verdad
Seleccin Validacin Entradas Salida

S 1 S0

E 0 1 1 1 1

I3 I2 I 1 I 0 XXXX X X X I0 X X I1 X X I2X X I3 X X X

Z L I0 I1 I2 I3

Salida

X 0 0 1 1

X 0 1 0 1

E S 0 S1
E I0
S0 S1

I1

S0 S1

Z
S0 S1

I2

E0 E1 E2 E3

Circuito Combinacional

Salida activa a nivel bajo

S0 S1

I3

S0 S1

Z= E (S 0 S 1 I 0 + S 0 S 1 I 1 + S 0 S 1 I 2 + S0 S 1 I3 )

Figura 2.2. Multiplexor de 4 entradas.

Entrada activa a nivel alto

Salida activa a nivel alto

2.2.1. Extensin de multiplexores

Comercialmente existe una gran variedad de multiplexores con diferente nmero de entradas. Para nombrarlos se emplea el siguiente sistema: Multiplexor de n:z

Figura 2.1. Representacin de las lneas activas a nivel bajo y alto.

2.2 Multiplexores
Son circuitos combinacionales que poseen las siguientes entradas y salidas:

Donde n indica el nmero de entradas y z el nmero de salidas; as, por ejemplo, el circuito integrado XX152 posee un multiplexor de 8:1, mientras que el XX150 incluye un multiplexor de 16:1. Tambin existen circuitos comerciales que en lugar de integrar un nico multiplexor integran varios.

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ste es el caso del XX153, que en su interior tiene un doble multiplexor de 4:1. En este circuito, las lneas de control son comunes a ambos multiplexores, teniendo cada multiplexor sus entradas de datos y salida independientes. Pero existe un problema: el multiplexor de mayor capacidad fabricado tiene 16 lneas de entrada de datos, por lo que, si necesitamos un multiplexor mayor, deberemos interconectar varios. Por ejemplo, si disponemos nicamente de multiplexores con ocho entradas de datos y necesitamos un multiplexor de 32:1, para construirlo necesitaramos cinco multiplexores de este tipo. Cuatro de ellos se utilizaran para obtener las 32 entradas de datos, teniendo en comn las lneas de menor peso de las entradas de control. Las salidas de estos cuatro multiplexores se llevaran a las entradas del quinto multiplexor, el cual tendra conectado en sus entradas de seleccin las lneas de control de mayor peso. Por otro lado, todas las entradas de habilitacin estaran conectadas entre s, para que se active o desactive todo el conjunto. El resto de las lneas de entrada de datos y de control que no se utilizan se conectaran a masa (nivel bajo). Es muy importante, en un circuito digital, no dejar una entrada al aire (sin conectar), ya que si se produce un ruido podra alterar el valor de esa entrada y el circuito no funcionaria correctamente. La Figura 2.3 muestra cmo quedara el conexionado.
I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 Z I4 I5 I6 I7S 0 S 1 S 2

Su funcionamiento sera el siguiente: Si introducimos por las lneas de control la combinacin: S4, S3, S2 y S0=0 y S1=1. Con las tres lneas de menor peso de las entradas de control seleccionaramos la entrada 2 de datos de los cuatro primeros multiplexores. A continuacin, las dos lneas de control de mayor peso elegirn la entrada 0 del quinto multiplexor, obteniendo de esta forma a la salida el dato deseado. En la implementacin de la Figura 2.4 podemos observar el proceso de seleccin.
I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7S

S1 S 2

I8 I9 I10 I11 I12 I13 I14 I15

I0 I1 I2 I3 I4 I5 I6 I7S 0 S 1 S 2

I16 I17 I18 I19 I20 I21 I22 I23

I0 I1 I2 I3 I4 I5 I6 I7S 0 S 1 S 2

MUX 8:1

I0 I1 I2 I3 I4 I5 I6 I7S

S1 S 2

MUX 8:1

I8 I9 I10 I11 I12 I13 I14 I15

I0 I1 I2 I3 Z I4 I5 I6 I7S 0 S 1 S 2

I16 I17 I18 I19 I20 I21 I22 I23

I0 I1 I2 I3 Z I4 I5 I6 I7S 0 S 1 S 2

MUX 8:1

I0 I1 I2 I3 I4 I5 I6 I7S

I24 I25 I26 I27 I28 I29 I30 I31

Z Salida

I0 I1 I2 I3 I4 I5 I6 I7S 0 S 1 S 2

MUX 8:1

Vcc
Figura 2.4. Seleccin de una lnea.

S1 S 2

I24 I25 I26 I27 I28 I29 I30 I31

I0 I1 I2 I3 Z I4 I5 I6 I7S 0 S 1 S 2

2.2.2. Implementacin de funciones con multiplexores

Otra utilidad de los multiplexores reside en que se pueden utilizar para realizar operaciones lgicas, ya que un multiplexor realiza la suma de productos. Este sistema nos ahorra las puertas lgicas y reduce considerablemente el nmero de circuitos integrados. A la hora de realizar la implementacin podemos encontrarnos con dos casos:
S0 S1 S2 S3 S4

MUX 8:1

Figura 2.3. Ampliacin de un multiplexor.

l El nmero de variables es igual al nmero de entradas de control del multiplexor.

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Sistemas combinacionales
Para implementar una funcin mediante multiplexores, sta primero debe estar en su forma cannica de suma de productos. Una vez obtenida, conectamos las variables a las entradas de control y asignamos a cada entrada de datos el nivel lgico requerido por la tabla de verdad. Por ejemplo, si tenemos la funcin: F = (ab)+(ab), la funcin se hace uno cuando (ab)=1 o (ab)=1, por lo que la entrada de datos 1 (seleccionada por 01) y la entrada de datos 3 (seleccionada por 11) se conectan a un nivel alto. Para terminar, se conectan el resto de las entradas que no hacen uno a la funcin a nivel bajo. En la Figura 2.5 podemos ver cmo quedaran conexionadas.
I0 I1 I2 I3 Z I4 I5 I6 I7S 0 S 1 S 2

Vcc Vcc

Salida

a b c
Figura 2.6. Implementacin de una funcin de nmero de entradas de control igual al nmero de variables menos uno.

I0

Vcc Vcc

I1 Z I2 I3 S0 S 1 F

2.3 Codificadores
Un codificador es un circuito digital que se encarga de transformar un determinado cdigo, ya sea decimal u octal, a binario natural o BCD. Estos circuitos combinacionales poseen las siguientes entradas y salidas: l M entradas de datos. l N salidas de datos. l Una entrada de habilitacin o seleccin. El nmero de entradas de datos (N) viene dado por la siguiente ecuacin: M 2N Existen dos tipos de codificadores:

a b
Figura 2.5. Implementacin de una funcin de nmero de variables igual al nmero de entradas de control.

l El nmero de entradas de control del multiplexor es igual al nmero de variables menos uno. En este caso, una vez obtenida la funcin en su forma cannica de suma de productos, encontramos que n entradas de control = n variables-1. Para su realizacin, conectamos todas las variables menos una a las entradas de control. La variable sobrante se conecta de forma directa o negada segn sea requerido a las entradas del multiplexor. Por ejemplo, si tenemos un multiplexor con tres lneas de control y tenemos que implementar la funcin: F= (abcd) + (abcd)+(abcd); conectamos directamente a las entradas de control las variables a, b y c y observamos que la funcin se - d)=1 hace uno cuando (abcd)=1 o (abc o (abcd)=1. En el primer y segundo trmino se selecciona la misma entrada (011), pero la variable d en una est negada y en la otra sin negar. Lo que significa que, indiferentemente del valor que tome d, si a=0, b=1 y c=1 la funcin se hace uno, por lo que se conectar directamente la entrada 2 a un nivel alto. Por otro lado, el tercer trmino selecciona la entrada 7 (111) y nicamente hace uno a la funcin cuando d toma el valor cero, por lo que se conectar a la entrada 7 la variable d negada. De esta forma, si a=1, b=1 y c=1, seleccionar la entrada 7 y el valor del trmino pasar a depender de la variable d. Si d=1, entonces, como est negada, sera cero y no cumplira el trmino. Por el contrario, si d=0, negada es 1 y s cumplira el trmino y, por tanto, la funcin. Para finalizar el montaje, se conectan el resto de las entradas a nivel bajo. En la Figura 2.6 podemos ver cmo quedaran conexionadas.

2.3.1. Codificadores sin prioridad

En este tipo de codificadores, slo una de las entradas va a estar activa cada vez. Si se diera el caso de que se activara ms de una entrada, a la salida obtendramos un cdigo errneo. Por ejemplo, si tenemos un codificador con ocho entradas de datos, entonces tendr como mnimo tres salidas de datos. Si en la entrada de datos 6 tenemos un nivel alto (suponiendo que las entradas son activas a nivel alto), a la salida de datos obtendremos el valor 110 (seis en binario natural). La Figura 2.7 muestra su tabla de verdad y funcionamiento.

Vcc Vcc

I0 I1 I2 I3 I4 I5 I6 I7

Z0 Z1 Z2 E

0 1 1 Salidas

Vcc Vcc
Figura 2.7. Codificador sin prioridad de ocho entradas.

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Tabla verdad Tabla de verdad

Validacin Entradas Salidas

binario natural y se activar una nica salida. Por tanto, si el decodificador posee n entradas, el nmero de salidas vendr dado por la siguiente ecuacin: Salidas < 2n En la Figura 2.9 se ilustra su tabla de verdad, as como su funcionamiento:

E
0 1 1 1 1 1 1 1 1

I7 I6 I5 I4 I3 I2 I 1 I 0
X X X X X XX X 0 0 0 0 0 00 1 0 0 0 0 0 01 0 0 0 0 0 0 10 0 0 0 0 0 1 00 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 0 00 00 00 00 0 0 0 0

Z 2 Z1 Z 0
0 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1

0 Entradas en binario 1 1

I0 I1 I2 E

Figura 2.7. (Cont.) Codificador sin prioridad de ocho entradas.

Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7

0 0 0 0 Salidas 0 en decimal 0 1 0

2.3.2. Codificadores con prioridad

En este tipo de codificadores s pueden activarse varias entradas a la vez, sin que nos falsee el resultado. Si se diera este caso, el codificador seleccionara siempre la de mayor peso. En la Figura 2.8, podemos ver la tabla de verdad y un ejemplo de funcionamiento de un codificador de cuatro entradas.
I0 Z0 I1 0 Salidas Z1 E 1

Vcc

Tablade de verdad Tabla verdad

Validacin Entradas Salidas

E
0 1 1 1 1 1 1 1 1

I2 I1 I0
XXX 000 001 010 011 1 1 1 1 0 0 1 1 0 1 0 1

Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0
0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0

Vcc Vcc

I2 I3

Vcc Vcc Tabla de verdad Tabla verdad

Validacin Entradas Salidas

Figura 2.9. Tabla de verdad y funcionamiento de los circuitos decodificadores.

Los decodificadores se pueden clasificar en dos tipos:

E
0 1 1 1 1

I3 I2 I1 I0
XXXX 0001 001X 0 1 XX 1 XXX

Z 1 Z0
0 0 0 1 1 0 0 1 0 1

2.4.1. Decodificadores no excitadores

Son aquellos circuitos en cuya su salida se obtiene una corriente muy pequea. Por tanto, nicamente se pueden conectar a otros circuitos digitales de la misma familia.

Figura 2.8. Codificador con prioridad de cuatro entradas.

2.4.2. Decodificadores excitadores

Este tipo de decodificadores es capaz de suministrar ms corriente a su salida que los anteriores, lo que les permite no slo atacar a otros circuitos de la misma familia, sino a otros dispositivos, tales como displays, rels, etc.

2.4 Decodificadores
Este circuito acta de forma inversa al codificador. Es decir, por las entradas recibir informacin codificada en

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31

Sistemas combinacionales

2.4.3. Decodificadores BCD - 7 segmentos

A diferencia de los decodificadores tradicionales, stos pueden activar varias salidas al mismo tiempo y son capaces de proporcionar o absorber ms corriente para excitar unidades de presentacin visual. La Figura 2.10 muestra cmo se conecta un decodificador excitador a un display.

estn con un nivel bajo. La Figura 2.12 muestra su conexionado.

Vcc = alimentacin

Vcc salidas
a b c d e f g
punto decimal

entradas en binario

decodificador excitador

Figura 2.12. Display de nodo comn.

R display
Figura 2.10. Conexin de un decodificador excitador a un display.

2.4.4. Displays de 7 segmentos

Los displays estn formados por segmentos que se identifican con letras. Aunque la Figura 2.11 muestra su distribucin y las letras de los segmentos, stas pueden variar segn el modelo de display. Cada segmento est formado por un LED que absorbe una corriente aproximada de 10 mA y una tensin de 1,6 V.
vista delantera vista posterior

l Displays de ctodo comn: En esta configuracin, el ctodo de todos los LEDs est unido al terminal comn, y los nodos a cada una de las salidas del decodificador activo a nivel alto. Al igual que en la configuracin anterior, la unin entre el display y el decodificador se realiza a travs de una resistencia limitadora. Como ilustra la Figura 2.13, slo se iluminarn aquellos segmentos que estn con un nivel alto.

a f
g

punto decimal

b a

g f
alimentacin

Figura 2.13. Display de ctodo comn.

e d
punto decimal

punto decimal

2.4.5. Decodificador comercial 54/7447A - 54LS/74LS47 (BCD - 7 segmentos)

A continuacin vamos a estudiar, a modo de ejemplo, el caso de un decodificador comercial. Este decodificador posee 4 entradas (para los nmeros BCD) y 7 salidas activas a nivel bajo para los siete segmentos (Figura 2.14). Adems, posee otra serie de lneas adicionales de entrada y salida que analizaremos con detalle. Las lneas de entrada y salida adicionales son: l LT (Lamp Test input): Cuando se activa esta entrada, el decodificador ilumina todos los segmentos. l RBI (Ripple Blanking Input): Activando esta entrada, se le indica al circuito decodificador que si el nmero a mostrar en el display es el cero, no se visualice (display apagado).

Figura 2.11. Identificacin de los displays.

Como existen circuitos activos a nivel bajo y a nivel alto, existirn diferentes configuraciones de displays: l Displays de nodo comn: Como su nombre indica, el nodo de todos los LEDs que forman el display est unido a un terminal comn, y el ctodo de cada LED va unido a una salida del decodificador activo a nivel bajo. Esta unin entre el display y el decodificador se realiza a travs de una resistencia (para que no se queme el display, limitando la corriente a 10 mA y la tensin a 1,6 V, ya que un circuito digital suministra una tensin mayor). En este caso, slo se iluminarn aqullos que

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Sistemas combinacionales
Hasta ahora, se han descrito las entradas y salidas adicionales, pero este circuito plantea un problema. Este problema radica en que tenemos cuatro entradas, por tanto 16 combinaciones diferentes. Sin embargo, los nmeros binarios BCD son 10 (del 0 al 9), por lo que si se da a la entrada del decodificador un cdigo mayor que el 9 BCD, en los displays obtendremos smbolos extraos. En la Figura 2.15 podemos observar todos los smbolos que pueden aparecer en los displays y la Tabla 2.2 representa la tabla de verdad del decodificador, con todas sus posibilidades de funcionamiento.

A0 A1 A2 A3
RBI

a b c d e f g

XX47

LT BI/RBO

0 1 2 3 4 5 6 7 8 9 A B C D E F
Figura 2.14. Decodificador BCD - 7 segmentos.

-l BI/ RBO (Blanking Input/Ripple Blanking Output): Esta lnea puede funcionar como entrada o salida. Lo habitual es que funcione como salida e indica si el nmero a visualizar es cero o distinto de cero. La Tabla 2.1 resume todas las posibilidades de estas lneas.
LT 0 X 1 1 1 R BI X X 0 1 X ----- BI / R B O 1 (salida) 0 (entrada) 0 (salida) 1 (salida) 1 (salida) A3 A2 A1 A0 X X 0 0 0 0 (cero) 0 0 0 0 (cero) Cualquier n menos el cero Funcin Enciende todos los segmentos Se apagan todos los segmentos Se apagan todos los segmentos Aparece el cero Decodificacin normal

----- --------- -------La utilizacin de las lneas BI/RBO y RBI permite que no se visualicen los ceros a la izquierda del dgito ms significativo y los ceros a la derecha del menos significativo. Por ejemplo, si queremos representar un nmero formado por parte entera y parte decimal y disponemos de cuatro displays para la parte entera y de cuatro para la parte decimal, lo idneo sera que, si queremos visualizar, por ejemplo, el nmero 35,57, no estuvieran iluminados con ceros el resto de los displays. Para conseguir que los ceros ms significativos de la parte entera no se visualicen, se conectan los decodificadores de la forma indicada en la Figura 2.16. Su funcionamiento es el siguiente: l Al conectar la entrada RBI del primer decodificador a masa, slo mostrar en el display el dgito si las entradas A3, A2, A1 y A0 no estn a nivel bajo, es decir, que el nmero a visualizar no es el cero. l En nuestro ejemplo, al no ser visualizado el dgito por -bajo ser un cero, la salida BI/ RBO se pone a nivel - y, como esta salida se conecta a la entrada RBI del siguiente decodificador, sucedera lo mismo.
ENTRADA /SALIDA SALIDAS a 0 1 0 0 1 0 0 0 0 0 1 1 1 0 1 1 1 1 0 b 0 0 0 0 0 1 1 0 0 0 1 1 0 1 1 1 1 1 0 c 0 0 1 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 0 d 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 e 0 1 0 1 1 1 0 1 0 1 0 1 1 1 0 1 1 1 0 f 0 1 1 1 0 0 0 1 0 0 1 1 0 0 0 1 1 1 0 g 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 0

Figura 2.15. Visualizacin en los displays segn las entradas.

Tabla 2.1. Entradas y salidas adicionales de un decodificador comercial.

N decimal o funcin 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BI RBI LT

ENTRADAS LT 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 X 1 0 RBI 1 X X X X X X X X X X X X X X X X 0 X A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 X A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 X 0 X A1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 X 0 X A0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 X 0 X

BI/RBO 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1

Tabla 2.2. Tabla de verdad del decodificador BCD - 7 segmentos.

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l En el tercer display, las entradas A3, A2, A1 y A0 no estn todas a un nivel bajo, por lo -que muestra el dgito. Al mostrarlo, su salida BI/ RBO se pone a nivel alto. De esta forma, aunque el siguiente decodificador tuviera que mostrar - un cero, ste se visualizara, ya que su entrada RBI est a nivel alto.
cuando aparezca el dgito cero no se visualizar
Vcc

padeo del encendido y apagado y tiene la sensacin de que todos los displays estn encendidos a la vez. Adems del ahorro de corriente, la multiplexacin permite otras ventajas como el ahorro de decodificadores, ya que podemos disponer de un nico decodificador que enviar la informacin en cada momento del display que est encendido.

0
A2 A3 A0 A1
RBI

Vcc

0
A2 A3 A0 A1
RBI

Vcc

3
A2 A3 A0 A1
RBI

Vcc

RBI

LT

LT

LT

LT

2.4.7. Implementacin de funciones con decodificadores

Al igual que con los multiplexores, se pueden implementar funciones lgicas con decodificadores. Para ello debe estar la funcin en su forma cannica de suma de productos. A continuacin, se escoge un decodificador cuyo nmero de entradas sea igual o mayor que el nmero de variables. Cada una de estas variables se conecta a una de las entradas del decodificador (si sobran entradas, se conectan a masa). Las salidas del decodificador que hacen uno a la funcin, se conectan a una puerta lgica, obteniendo en su salida el resultado. Esta puerta lgica ser una NAND o una OR dependiendo del nivel activo de las salidas del decodificador: l NAND: Salidas del decodificador activas a nivel bajo. l OR: Salidas del decodificador activas a nivel alto. Por ejemplo, si queremos implementar la funcin: F = (ab)+(ab), necesitaremos un decodificador de dos entradas, por lo que tendremos cuatro salidas que en nuestro caso sern activas a nivel bajo. Si conectamos la variable a a la entrada de menor peso y la entrada b a la de mayor peso, la funcin debe ser uno cuando se d: (ab)=1 o (ab)=1.
Z0
b b a a

A2 A3

A0 A1

Por el contrario, para conseguir que los ceros menos significativos de la parte decimal no se visualicen, se conectan los decodificadores de la forma indicada en la Figura 2.17. Su principio de funcionamiento es el mismo que el expuesto en la parte entera.

Vcc

a b c d e f g

a b c d e f g

a b c d e f g

a b c d e f g

RI/RBO

RI/RBO

RI/RBO

RI/RBO

Figura 2.16. Conexin de los decodificadores de la parte entera.

al no visualizarse se pone a cero

al visualizarse se pone a uno

al no visualizarse se pone a cero

5
A2 A3 A0 A1
RBI

Vcc

7
A2 A3 A0 A1
RBI

Vcc

0
A2 A3 A0 A1
RBI

Vcc

0
A2 A3 A0 A1

RBI

LT

LT

LT

LT

2.4.6. Multiplexacin de displays

Como se ha mencionado, cada LED (segmento) de un display consume aproximadamente 10 mA. As pues, cuando estn los siete segmentos encendidos, el display consumir aproximadamente 70 mA. Si, como en el ejemplo anterior, tenemos 8 displays, el consumo total por parte de los displays ser de 560 mA, lo que supone una corriente muy elevada. Para evitar este elevado consumo, se emplea la multiplexacin de displays. Esta tcnica consiste en que nunca estn todos los displays encendidos a la vez, sino que se ilumina primero uno mientras que los dems permanecen apagados, para posteriormente apagarse e iluminarse el siguiente, y as sucesivamente. Si este encendido y apagado se realiza a una frecuencia superior a 35 Hz, el ojo humano no percibe el par-

a b c d e f g

a b c d e f g

a b c d e f g

a b c d e f g

RI/RBO

RI/RBO

RI/RBO

RI/RBO

I0 I1

Z1 Z2 Z3

Figura 2.18. Implementacin de una funcin mediante decodificadores. Figura 2.17. Conexin de los decodificadores de la parte decimal.

- en la salida 1 del decodificador habr Cuando se d (ab), un cero lgico y cuando se d (ab), lo habr en la salida 3. Para terminar el circuito, ambas salidas se conectan a las entradas de una puerta NAND, con el fin de obtener un uno lgico a su salida cuando est seleccionada alguna de estas combinaciones. En la Figura 2.18 se puede observar el ejemplo resuelto. Idntico procedimiento se emplea para un decodificador con salidas a nivel alto, con la diferencia de que la puerta en lugar de ser una NAND es una OR.

2.5 Demultiplexores
Como se puede suponer, estos circuitos combinacionales realizan la funcin inversa que los multiplexores. Para ello, disponen de una nica entrada y varias salidas:

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l Una nica entrada de datos. l n salidas. l p entradas de control. El nmero de salidas de datos (n) viene dado por la siguiente ecuacin: n= 2p Comercialmente no existen demultiplexores, sino que se emplean decodificadores. Para ello, se utiliza el enable (habilitacin) como entrada de datos y las entradas de datos del decodificador como entradas de control. Su funcionamiento es muy simple. Por ejemplo, si disponemos de un decodificador con salidas activas a nivel bajo, cuando haya un cero lgico en la entrada (enable), el circuito estar habilitado y pondr un cero (cero de la entrada) en la salida que tengamos seleccionada con las entradas de control. Por el contrario, cuando en la entrada (enable) haya un uno lgico, el decodificador estar inhabilitado, obtenindose en todas sus salidas un uno lgico, por lo que tendremos en la salida seleccionada el contenido de la entrada. La Figura 2.19 ilustra su funcionamiento y la tabla de verdad.
Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7

2.6 Generadores y detectores de paridad

Hasta ahora se han visto circuitos que decodifican o multiplexan seales, pero estas seales durante la transmisin pueden ser alteradas por un agente externo (ruidos) y ser mal interpretadas por el receptor (Figura 2.20).

or

ns m

tra

se pueden producir ruidos

Figura 2.20. Transmisin y recepcin de seales.

I0
Entradas de seleccin

I1 I2 E

Salidas

Para detectar estos errores en la transmisin se utilizan los circuitos generadores-detectores de paridad. Estos circuitos, para detectarlos, aaden un bit ms a la seal, denominado bit de paridad. Este bit indica si el nmero de unos o el de ceros es par o impar, de forma que si se produce un error en un bit de la seal, el comparador de paridad lo detecta. Por ejemplo, supongamos que tenemos dos ordenadores conectados mediante una seal compuesta por 8 bits (Figura 2.21). Si en el emisor colocamos un generador de paridad, tendramos un bit adicional. Este bit sera un cero si el nmero de unos es par y un uno si el nmero de unos es impar. Como en nuestro ejemplo hay cuatro unos lgicos y cuatro ceros lgicos, este bit de paridad sera cero. Si por alguna circunstancia, durante la transmisin, uno de los bits de la seal se altera, el comparador de paridad del receptor detectara que el bit de paridad no es correcto y no se dara por vlida la seal.

Entrada de datos

Tabla de verdad
Validacin Entradas Salidas

E
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

I2 I1 I0
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0
1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Figura 2.21. Ejemplo de utilizacin del bit de paridad.

Como se ha mencionado, se puede indicar si es par el nmero de unos o el de ceros, por lo que existirn dos convenios: l Paridad par en la transmisin (even parity): Si el nmero de unos lgicos es impar, se pone a uno el bit de paridad. En caso contrario se pone a cero.

Figura 2.19. Tabla de verdad y funcionamiento de un demultiplexor.

re

ce

pt

or

is

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l Paridad impar en la transmisin (odd parity): Si el nmero de unos lgicos es par, se pone a uno el bit de paridad. En caso contrario se pone a cero. Por estas entradas se indica al circuito el resultado de la comparacin anterior. Para ello, estas entradas se conectan a las salidas del comparador anterior (Figura 2.23). Por ejemplo, si tenemos que comparar dos nmeros de ocho bits, necesitaremos dos de estos comparadores. En uno de ellos, comparamos la parte alta (los cuatro bits de mayor peso) de ambos nmeros y, en el otro, la parte baja. Las entradas adicionales del comparador de los bits de menor peso se conectan a las salidas del comparador de mayor peso. Para finalizar, las entradas adicionales del comparador de los bits de mayor peso se conectan de la siguiente forma: IA>B y IA<B a un nivel bajo y IA=B a un nivel alto, para indicar que como no hay una etapa anterior, el resultado de la comparacin anterior es igual. En la Figura 2.23 podemos ver su conexionado.

2.7 Comparadores binarios (bit magnitude comparator)

Como su propio nombre indica, estos circuitos combinacionales comparan dos nmeros binarios A y B de n bits, e indican la relacin de igualdad o desigualdad que tienen (Figura 2.22). Para ello, disponen de: l Dos entradas A y B de n bits. l Tres salidas que indican si A=B, A>B o A<B.

OR

AD

A B

IA>B

XX85

A>B A=B A<B

B0 B1 B2 B3

IA>B IA=B IA<B

B0 B1 B2 B3

XX85

E G L

Equal (A=B) Greater (A>B) Lower (A<B)

Vcc

A4 A5 A6 A7

A0 A! A2 A3

A0 A! A2 A3

A0 A! A2 A3

A>B A=B A<B

G E L

CO M PA R

IA=B IA<B
B4 B5 B6 B7 B0 B1 B2 B3

Figura 2.22. Comparador.

Existen comparadores comercializados como el XX85. Este comparador de dos nmeros de cuatro bits tiene las siguientes caractersticas: l Comparacin binaria o BCD. l Tres salidas con todas las posibles comparaciones: A=B, A>B y A<B. l Fcilmente ampliable. Esta ltima caracterstica es muy interesante, ya que permite comparar nmeros de cualquier longitud. Para ello, el circuito dispone de tres entradas adicionales denominadas: l IA>B l IA=B l IA<B

Figura 2.23. Ampliacin de un comparador.

Su funcionamiento es muy simple: el comparador de los bits de menor peso mira sus entradas adicionales. Si est activada IA>B indica directamente que el nmero A es mayor que B, ya que los bits ms significativos del nmero A son mayores que los de B. Lo mismo sucede si est activada la entrada IA<B. Si por el contrario est activada la entrada IA=B, como la comparacin anterior (los bits ms significativos son iguales), ahora el resultado de la comparacin depende de los bits de menor peso. Para ello, el circuito compara bit a bit, dndonos el resultado activando alguna de sus salidas. Estas salidas, a su vez, se podran conectar a otro comparador. La Tabla 2.3 muestra su funcionamiento.

ENTRADAS A3,B3 A3>B3 A3<B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A2,B2 X X A2>B2 A2<B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A1,B1 X X X X A1>B1 A1<B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A0,B0 X X X X X X A0>B0 A0<B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0 A>B X X X X X X X X 1 0 0 X 1 0

ENTRADAS ADICIONALES A<B X X X X X X X X 0 1 0 X 1 0 A=B X X X X X X X X 0 0 1 1 0 0 A>B 1 0 1 0 1 0 1 0 1 0 0 0 0 1

SALIDAS A<B 0 1 0 1 0 1 0 1 0 1 0 0 0 1 A=B 0 0 0 0 0 0 0 0 0 0 1 1 0 0

Tabla 2.3. Tabla de verdad del comparador XX85.

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2.8 Circuitos aritmticos

Los circuitos aritmticos son dispositivos combinacionales capaces de realizar distintas operaciones matemticas. En este libro slo se abordar el diseo de circuitos sumadores y restadores, entre los que se distinguen varios tipos:

2.8.2. Circuito sumador completo (full-adder)

El circuito semisumador unicamente realiza la suma de dos bits, pero normalmente se necesita sumar nmeros de ms de un bit. Para realizarlo se utiliza un sumador completo, que aade una entrada ms para el acarreo de la etapa anterior (Cn-1), mientras que las salidas siguen siendo las mismas que el semisumador. En la Figura 2.26 se puede ver su representacin esquemtica.

2.8.1. Circuito semisumador (half-adder)

Este circuito efecta la suma binaria de dos bits. Para ello, dispone de dos entradas (una para cada bit a sumar) y dos salidas (una para el resultado de la suma y la otra para el acarreo). En la Figura 2.24 aparece su representacin esquemtica, donde: l A y B: Bits a sumar. l S: Resultado de la suma. l C: Acarreo de salida.

ER AD D
Cn-1 0 1 0 1 0 1 0 1

An

Sn Cn

C n-1

Figura 2.26. Representacin esquemtica de un sumador completo.

HA

LF

-A

DD

S C

Como se puede deducir de la Figura 2.26, necesitaremos tantos sumadores como bits tenga la palabra. Por ejemplo, la Tabla 2.5 representa la tabla de verdad de un sumador completo de dos bits.
ENTRADAS An 0 0 0 0 1 1 1 1 Bn 0 0 1 1 0 0 1 1 SALIDAS Sn 0 1 1 0 1 0 0 1 Cn 0 0 0 1 0 1 1 1

Figura 2.24. Representacin esquemtica de un semisumador.

Recordando las reglas bsicas de la suma binaria, se puede deducir su tabla de verdad (Tabla 2.4).
ENTRADAS A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 SALIDAS C 0 0 0 1

ER

Tabla 2.5. Tabla de verdad de un sumador completo.

Tabla 2.4. Tabla de verdad de un semisumador.

De la Tabla 2.5 se pueden obtener fcilmente las ecuaciones lgicas de salida del circuito e implementarlo con puertas lgicas como se muestra en la Figura 2.27.
FUNCIONES: Sn= (A n B n) C n-1 Bn))

De la Tabla 2.4 se pueden obtener las ecuaciones lgicas de salida del circuito e implementarlo con puertas lgicas como indica la Figura 2.25.
FUNCIONES: S = (AB) + (AB)= A C = AB B

An Bn Sn

A S B C
Figura 2.25. Implementacin de un circuito semisumador. Figura 2.27. Implementacin de un circuito sumador completo.

FU LL -

Bn

Cn= (A n Bn ) + (Cn-1 (A n

C n-1

Cn

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2.8.3. Propagacin del acarreo

Se ha estudiado que un sumador completo suma dos bits. Para sumar nmeros de ms bits se necesita conectar varios de estos sumadores. Segn la forma de conectarlos puede dar lugar a dos tipos: l Suma paralelo - acarreo serie. l Suma paralelo - acarreo paralelo (carry look - ahead).

ENTRADAS An 0 0 0 0 1 1 1 1 Bn 0 0 1 1 0 0 1 1

ACARREO Cn-1 0 1 0 1 0 1 0 1 Cn 0 0 0 1 0 1 1 1

2.8.4. Suma paralelo - acarreo serie

En este tipo, los dos nmeros se introducen en paralelo (los dos a la vez) y el acarreo de salida de una etapa anterior se conecta al acarreo de entrada de la etapa siguiente. Con lo cual, para obtener el acarreo posterior hay que obtener primero el anterior. En el sumador completo de la primera etapa, la entrada de acarreo estar conectada a masa, para indicar que no hay acarreo inicial. En la Figura 2.28 se representa su conexionado.

Tabla 2.6. Estudio del acarreo.

Como se puede observar en la Tabla 2.6, cuando An y Bn son cero, independientemente del valor del acarreo inicial (Cn-1 ), el acarreo de salida (Cn ) no se genera. Sin embargo, cuando una de las dos entradas An o Bn es cero y la otra uno, el acarreo de entrada se propaga, es decir, el acarreo de salida es idntico al de entrada. Por ltimo, cuando An y Bn son uno, el acarreo se genera, es decir, siempre hay acarreo de salida (independientemente del de entrada). Por lo que se pueden deducir las siguientes funciones: l Funcin de propagacin: Cn= Cn-1 Pn= An Bn

An
SUMADOR

Bn

A1
SUMADOR

B1

A0

B0
SUMADOR

Cn

Cn-1

C1

C0

C-1

l Funcin de generacin: Cn= 1 Gn= An Bn Por tanto el acarreo se puede expresar como:

Sn

S1

S0

Cn= Gn + (Cn-1 Pn) = (An Bn) + (Cn-1 (An Bn)) Si damos valores a n: C0=G0+(C-1P0) C1=G1+(C0P1)=G1+(P1G0)+(P1P0C-1) C2=G2+(C1P2)=G2+(P2G1)+(P2P1G0)+(P2P1P0C-1) -----------------------------------------------------------------Cn=Gn+(PnGn-1)+(PnPn-1Gn-2) +...+ (PnPn-1...P1G0)+(PnPn-1...P0C-1) Donde no se depende del acarreo anterior: G0=A0B0 G1=A1B1 G2=A2B2 ...... Gn=AnBn P0=A0 B0 P1=A1 B1 P2=A2 B2 ...... Pn=An Bn
B 7B 6B 5B4 B 3B 2B 1B0 A 7A 6A5A4 A 3A 2A1A0 B3 B2 B1 B0 B 3 B 2 B1 B0 A 3 A 2 A1 A0 A 3 A 2 A1 A0

Figura 2.28. Conexin de la suma paralelo - acarreo serie.

Observando la Figura 2.28 se puede entrever el inconveniente de esta conexin: cuando se introduzcan en los sumadores todos los bits que componen los nmeros a sumar, habr que esperar un retardo hasta que el resultado obtenido sea correcto. Es decir, se realiza la suma de los dos bits de menor peso ms el acarreo anterior, tardando un tiempo d en generar el resultado de la suma y el acarreo de salida, que ser el acarreo de entrada de la siguiente etapa. Por tanto, el tiempo de retardo vendr dado por: Retardo= n d [Segundos] donde: l n: Nmero de sumadores. l d: Retardo de un circuito sumador.

C3

sumador total 4 bits (acarreo serie)

S 3S 2S 1S 0 S 7S 6S 5S 4

C0

C3

sumador total 4 bits (acarreo serie)

S3 S2 S1 S0 S3 S2 S1 S0

C0

2.8.5. Suma paralelo - acarreo paralelo (carry look - ahead)

En este tipo de circuitos se reduce notablemente el tiempo de retardo, al conocer antes de realizar todas las sumas los acarreos iniciales de cada etapa. Para plantear el circuito, comencemos por realizar un estudio del acarreo observando la Tabla 2.6.
C7

C-1
B 7 B 6 B5 B4 B 3B 2B 1B0 A 7A 6A5A4 A 3A 2A1A0 B3 B2 B1 B0 B 3 B 2 B1 B0 A 3 A 2 A1 A0 A 3 A 2 A1 A0

C3

generador propagador del acarreo

C0

C3

C3

generador propagador del acarreo

C0

Figura 2.29. Conexin de la suma paralelo - acarreo paralelo.

38

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Para realizar todas estas operaciones existen unos circuitos comerciales en los que, introduciendo todos los bits de ambos nmeros a sumar, se generan los acarreos. En la Figura 2.29 se ha mostrado el conexionado de estos circuitos. Para solucionar este problema hay que aumentar la longitud del nmero (en complemento a 2 se realiza prolongando el bit de signo), tal y como indica la Figura 2.30.
Con 9 bits -120 - 18 = (-120) + (-18) (-120) 1 1 0 0 0 1 0 0 0 + (-18) 1 1 1 1 0 1 1 1 0 (-138) 1 1 0 1 1 1 0 1 1 0 (2
Figura 2.30. Forma de solucionar el overflow prolongando los nmeros de 8 a 9 bits.

2.8.6. Circuitos restadores

Comercialmente, no existen circuitos integrados restadores. Lo que se hace es convertir todas las restas en sumas. Para ello, necesitaremos cdigos que representen a los nmeros negativos (C1 y C2). A-B = A + (-B) l Restas con nmeros en Complemento a 1: En el Ejemplo 2.1 queremos restar 18-10. Para ello, deberemos realizar la operacin: 18+ (-10). Con lo cual, primero se debe hacer el complemento a 1 de 10 y luego sumrselo a 18. Si al realizar la suma de los bits de signo existe un acarreo, ste se le suma al resultado de la operacin para obtener la resta.

Para realizar estas restas, ya sea en complemento a 1 o en complemento a 2, se utiliza un sumador completo. Pero en lugar de llevar los dos nmeros directamente al sumador, a uno de ellos se le intercala un circuito complementador. Este circuito tiene los mismos bits de entrada que de salida (tamao del nmero), con la excepcin de que posee dos entradas adicionales que controlan los modos de funcionamiento (Tabla 2.7).
M 0 0 1 1 EI 0 1 0 1 SALIDA Dato en C1 Puesta a uno Dato normal Puesta a cero

+18(10- 10(10 = 18(10+ (-10(10) +18(10= 010010(2 +10(10= 001010(2 -10(10= 110101 (2

(+18) 0 1 0 0 1 0 + ( -10) 1 1 0 1 0 1 1 000111 1 0 0 1 0 0 0 (2 = 8 (10

Ejemplo 2.1. Resta con nmeros en complemento a 1.

l Restas con nmeros en Complemento a 2: Si por el contrario queremos restar 7-3 utilizando el complemento a 2, deberemos realizar la operacin: 7+ (-3). Con lo cual, primero se hace el complemento a 2 de tres y el resultado se suma al siete. Si al realizar la suma de los bits de signo existe un acarreo, ste se desprecia tal y como indica el Ejemplo 2.2.

Tabla 2.7. Modos de funcionamiento del complementador XX87.

+7 (10 - 3 (10 = 7(10+ (-3(10) +7 (10 = 0000 0111(2 +3 (10 = 0000 0011(2 -3(10 = 1111 1101 (2 (+7) 0000 0111 + ( -3) 1111 1101 (+4) 1 0 0 0 0 0 1 0 0 (2

Por ejemplo, para disear un circuito que sume dos nmeros o los reste en complemento a 2, bastar con un conmutador que seleccionar el modo de funcionamiento. Como ilustra la Figura 2.31, cuando el conmutador est a masa, el complementador realiza el complemento a 1 del operando A (las entradas M y EI estn a cero) y, mediante una puerta inversora, se consigue introducir un uno en el acarreo inicial del sumador, obteniendo de esta forma el complemento a 2 del nmero.
operando B=6 operando A=2

0 1 1 0

0 0 1 0

Ejemplo 2.2. Resta con nmeros en complemento 2.

Si tenemos dos nmeros de ocho bits en complemento a 2 (rango entre -128 y 127), al realizar la resta se puede producir error por salirse de rango (el resultado tiene ms de 8 bits). Este error se conoce como overflow y el bit de signo indica el error, ya que, como en el caso del Ejemplo 2.3, si sumamos dos nmeros negativos el resultado no puede ser positivo, y viceversa.
Con 8 bits -120 - 18 = (-120) + (-18) (-120) 1 0 0 0 1 0 0 0 + (-18) 1 1 1 0 1 1 1 0 (+118) 1 0 1 1 1 0 1 1 0 (2
Ejemplo 2.3. Error de overflow en las operaciones.

A3 A2 A1 A0 EI M Y3 Y2 Y1 Y0
1 1 0 1

M=0 (resta)

B3 B2 B1 B0

A3 A2 A1 A0

C3

sumador total C0 4 bits

S3 S2 S1 S0
Vcc
0 1 0 0

Figura 2.31. Circuito restador en complemento a 2.

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39

Sistemas combinacionales
Si, por el contrario, deseamos realizar una suma, el conmutador se pone a Vcc, por lo que mediante la puerta inversora no habr acarreo inicial y en la entrada M habr un uno lgico y, por tanto, el dato saldr del complementador sin ser alterado. Como en el caso anterior, la entrada EI est permanentemente a masa. En la Figura 2.32 se muestra el proceso.
operando B=6 operando A=2

0 1 1 0

0 0 1 0

A3 A2 A1 A0 EI M Y3 Y2 Y1 Y0
0 0 1 0

M=1 (suma)

B3 B2 B1 B0

A3 A2 A1 A0

C3

sumador total C0 4 bits

S3 S2 S1 S0
Vcc
1 0 0 0
Figura 2.32. Circuito sumador.

40

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Sistemas combinacionales

2.1 Montaje e identificacin de un circuito

combinacional Montar un circuito como el de la Figura 2.33 y completar la Tabla 2.8.

&

Ejercicios prcticos
2.3 Ensayo y experimentacin de un generador
de paridad de 8 bits Montar un circuito como el de la Figura 2.35 y obtener los valores de salida para las combinaciones de entradas mostradas en la Tabla 2.9.
b c
S

E0 E1

F
E2 E3

Figura 2.33. Conexin del circuito 1.

ENTRADAS E0 X 0 0 0 0 1 1 1 1 E1 X 0 0 1 1 0 0 1 1 E2 X 0 1 0 1 0 1 0 1 E3 0 1 1 1 1 1 1 1 1 SALIDAS S ENTRADAS a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 SALIDAS F

Figura 2.35. Conexin del circuito 3.

Tabla 2.8. Resultados del ensayo 1.

Una vez completada la Tabla 2.8, observar sus salidas y sus entradas, identificar de qu circuito combinacional se trata y dar nombre a sus entradas y salidas.

Tabla 2.9. Resultados del ensayo 3.

2.2 Ensayo y experimentacin de un circuito

DECODER

Una vez rellena la Tabla 2.9, deducir qu tipo de paridad genera.

decodificador que implementa una funcin

2.4 Ensayo y experimentacin de un comprobador

de paridad de 2 bits Montar un circuito como el de la Figura 2.36 y obtener los valores de salida para las combinaciones de entradas mostradas en la Tabla 2.10.

a b c d

I0

I1 I2 I3

Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7 Z8 Z9

XX42

F
b bit de paridad

F a

Figura 2.34. Conexin del circuito 2.

Montar el circuito de la Figura 2.34 y deducir los trminos de la funcin que se obtienen a la salida del decodificador. Una vez obtenida la funcin, simplificarla al mximo e implementarla con puertas lgicas observando con cul de los dos montajes se simplifica ms el circuito.

Figura 2.36. Conexin del circuito 4.

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ENTRADAS a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 Bit Paridad 0 1 0 1 0 1 0 1

SALIDAS F

entradas en binario natural A0 A1 A2 A3

BLOQUE A

B A

D C

B A

D C

Tabla 2.10. Resultados del ensayo 4.

XX47
a b c d e f g

XX47
a b c d e f g

Si utiliza paridad par, la salida se activa cuando hay un error en la transmisin o cuando los datos son vlidos?

2.5 Diseo y ensayo de un decodificador de 4 lneas

Disear mediante puertas lgicas el bloque A y ensayar el circuito completo de la Figura 2.37, capaz de decodificar nmeros en binario natural de 4 bits comprendidos entre el cero y el quince y visualizarlos en dos displays de siete segmentos.

Figura 2.37. Conexin del circuito 5.

2.1 Una entrada o salida activa a nivel bajo se identifica

por... a) Un tringulo. b) Un crculo. c) No lleva nada.

&

Autoevaluacin
c) Atacar a una u otra cosa segn el tipo de decodificador.

2.5 El circuito de un demultiplexor es el de...

a) Un multiplexor conectado al revs. b) Un decodificador. c) Un codificador.

2.2 Un multiplexor tiene...

a) Una nica entrada y varias salidas. b) Varias entradas y una nica salida. c) Un nmero de salidas < 2N entradas.

2.6 El bit de paridad indica...

a) Que un nmero tiene ms unos que ceros lgicos. b) Que el nmero de unos o el de ceros lgicos es par o impar. c) El bit de signo.

2.3 Para implementar una funcin con multiplexores,

sta debe tener... a) El nmero de variables de la funcin igual al nmero de lneas de control del multiplexor. b) El nmero de variables de la funcin menos uno igual al nmero de lneas de control. c) Ambas.

2.7 Un circuito sumador con acarreo inicial se denomina...

a) Full-Adder. b) Semisumador. c) Las dos anteriores.

2.4 Un decodificador con su salida puede...

a) Atacar a cualquier dispositivo. b) Conectarse nicamente con integrados de la misma familia.

2.8 En un sumador con acarreo en paralelo...

a) Se tarda ms en obtener el resultado. b) El resultado se obtiene inmediatamente. c) Los nmeros se introducen en serie y los acarreos en paralelo.

42

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Sistemas combinacionales

2.1 Realizar mediante puertas lgicas un codificador de

cuatro a dos lneas en binario natural, con prioridad a la entrada de menor peso.

&

s to s e u p o r p s io ic c r Eje
a b ba + ba ba P P P x
0 1 1 1 3 2 1 1 1 1 0

2.2 Realizar mediante puertas lgicas un comparador de

dos nmeros (A y B) de tres bits cada uno y que posea las siguientes salidas: A<B, A>B y A=B.

a b ba
0 0 0

2.3 Implementar la siguiente funcin lgica mediante un

multiplexor de 8:1 con entradas y salidas activas a nivel alto: F= ( abc)+(ac) multiplexor de 8:1 con entradas y salidas activas a nivel alto: - F= ( abcd)+(a d)+( ac) el decodificador comercial 74LS154: F= (abcd)+(ab)

acarreo

Figura 2.38. (Cont.).

2.4 Implementar la siguiente funcin lgica mediante un

2.9 Una fbrica de compuestos dispone de cuatro depsitos

2.5 Implementar la siguiente funcin lgica empleando 2.6 Disear un circuito cuyo funcionamiento sea tal que,

al introducirle tres dgitos binarios, se obtengan en un display de nodo comn las salidas mostradas en la Tabla 2.11.
ENTRADAS A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 SALIDAS DISPLAY A B C D E F G H

para guardarlos. Se pretende disear un circuito que muestre en un display de ctodo comn el volumen de lquido de los 4 depsitos. La capacidad de cada depsito es de 9 litros. Cada depsito dispone de 9 sensores, que se activan a nivel bajo cuando el volumen de lquido supera el nivel que mide el sensor. El sensor 1 se activa cuando el nivel del lquido supera un litro, el 2 cuando se superan 2 litros, etc. La seleccin del depsito a visualizar se realiza mediante dos entradas S0 y S1 en binario natural como indica la Figura 2.39.
9
A1...A 9

depsito 1

4
a1...a 4

depsito 3

9
C1...C9

4
c1...c 4

depsito 4

9
D1...D9

4
d1...d 4

Tabla 2.11. Tabla de verdad del ejercicio 2.6.

S 1 S0
seleccin

2.7 Implementar un circuito sumador completo empleando nicamente puertas NOR.

Figura 2.39. Diagrama de bloques del ejercicio 2.9.

2.8 Disear un circuito que realice la multiplicacin digi-

2.10 Se tienen tres nmeros (A, B y C), cada uno de ellos

tal de dos nmeros de 2 bits, tal y como se indica en la Figura 2.38.

codificado en binario natural con 8 bits. Se desea disear un circuito que realice la suma de los dos nmeros mayores. Se pide:

A B

2 2

X
Figura 2.38.

a) Dibujar el diagrama de bloques, usando nicamente multiplexores, comparadores y sumadores.

4
P

b) Implementar el circuito completo, disponiendo nicamente de circuitos comparadores 74LS85, multiplexores 74LS157 y sumadores 74LS83.

VI SU

AL IZ

AC I

depsito 2

9
B1...B 9

BLOQUE 1

4
b1...b4

BLOQUE 2

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Captulo

Titular de captulo

Sistemas secuenciales
Introduccin
Los circuitos digitales se clasifican en dos clases de sistemas: u Sistemas combinacionales. u Sistemas secuenciales. Hasta ahora se han estudiado los sistemas combinacionales; en stos, el estado de las salidas depende nicamente del estado de las entradas. Es decir: para una misma combinacin de entrada se obtiene a la salida siempre el mismo valor. Por el contrario, en los sistemas secuenciales, las salidas no dependen nicamente de las entradas, sino tambin del estado anterior en el que se encontraba el sistema. Por tanto, para la misma combinacin de entrada pueden existir distintas salidas. De lo que se deduce que estos sistemas deben tener una cierta capacidad de memoria. Estas clulas de memoria estn formadas por biestables, que pueden ser de dos tipos: latches y flip-flops.
Estructura de un sistema combinacional Estructura de un sistema secuencial

entradas

Entradas
SISTEMA COMBINACIONAL (multiplexores, sumadores, ...)

CIRCUITO COMBINACIONAL

Salida

Figura 3.1. Estructura de un sistema combinacional y de un sistema secuencial.

salidas

CIRCUITO DE REALIMENTACIN (MEMORIA)

Contenido
3.1. Circuitos secuenciales bsicos: latch. 3.2. El flip-flop. 3.3. Caractersticas de funcionamiento de los flip-flops. 3.4. Registros. 3.5. Contadores. 3.6. Autmatas finitos.

Objetivos
u Conocer los circuitos secuenciales bsicos. u Saber disear circuitos secuenciales. u Emplear flip-flops en aplicaciones sencillas. u Utilizar adecuadamente los diferentes contadores.

Sistemas secuenciales

3.1 Circuitos secuenciales bsicos: latch

Son los elementos secuenciales ms elementales y se les conoce como la clula bsica de memoria. Segn el nmero de entradas de stos, se clasifican en:

En esta situacin, se produce lo que se denomina una carrera (race). Es decir, ambas salidas se activan a uno, pasando luego ambas a cero, luego a uno..., y as continuamente, hasta llegar a una situacin estable, ya que una de las dos puertas ser ms rpida. Todos estos posibles estados del latch se reflejan en la Tabla 3.1.
ENTRADAS S 0 0 1 1 R 0 1 0 1 SALIDAS Q Q Q0 Q0 0 1 (reset) 1 0 (set) No vlida

3.1.1. Latch S-R

Estos latches estn formados por: l Una salida Q: Indica el estado del latch. l Una salida Q: En la cual se obtiene el valor de la salida del latch negado. l Una entrada R (reset) o puesta a cero: Pone la salida Q a cero. l Una entrada S (set) o puesta a uno: Provoca que la salida Q se ponga a uno. Los latches S-R se clasifican segn si sus entradas son activas a nivel bajo o alto y si poseen o no entradas de validacin, dando lugar a:

Tabla 3.1. Tabla de verdad de un latch con entradas activas a nivel alto.

3.1.3. Latch S-R con entradas activas a nivel bajo

Al contrario que en el caso anterior, las entradas Set y Reset son activas a nivel bajo. La Figura 3.3 muestra su smbolo lgico y su implementacin con puertas lgicas.

3.1.2. Latch S-R con entradas activas a nivel alto

Como su propio nombre indica, sus entradas Set y Reset son activas a nivel alto. En la Figura 3.2, se puede observar su representacin e implementacin con puertas lgicas.

S R

Q Q

R Circuito

Smbolo lgico

Figura 3.3. Latch S-R con entradas activas a nivel bajo.

S R

Q Q

S Circuito

Smbolo lgico

Su principio de funcionamiento es el mismo que un latch S-R activo a nivel alto, con la variacin de que este latch se resetea y se pone a uno con un nivel bajo. En este tipo de latches, en lugar de ser no vlida la condicin R=1 y S=1, lo es cuando ambas entradas estn a cero. En la Tabla 3.2 se puede ver su funcionamiento en forma de tabla de verdad.

Figura 3.2. Latch S-R con entradas activas a nivel alto.

Como se observa en la Figura 3.2, la entrada toma una muestra de la salida. Esta caracterstica es la que provoca que dependa del estado anterior. Su funcionamiento es muy simple: supongamos que en un inicio la salida Q est a cero y por tanto Q a uno. Si en las entradas S y R introducimos un cero lgico, se realizara: -la NOR de Q y S, dando como resultado uno; y la NOR de Q y R, dando lugar a un cero lgico, por lo que la salida no vara. Si, por el contrario, introducimos un cero lgico en la entrada S y un uno lgico en la entrada R, al realizar la misma operacin que antes, obtenemos a la salida Q un cero (Reset o puesta a cero) y en Q un uno lgico. Si ahora introducimos un cero lgico en la entrada R y un uno lgico en la entrada S, la salida Q se pondr a uno (Set o puesta a uno) y Q a cero. Sin embargo, existe un estado no vlido, que se produce cuando se introduce a la vez en ambas entradas (R y S) un uno lgico.

ENTRADAS S R 0 0 1 1 0 1 0 1

SALIDAS Q Q No vlida 1 0 (set) 0 1 (reset) Q0 Q0

Tabla 3.2. Tabla de verdad de un latch con entradas activas a nivel bajo.

3.1.4. Latch S-R con entrada de validacin

La diferencia de este latch con los anteriores es que incluye una entrada adicional de validacin o enable, que posibilita o no el funcionamiento del circuito.

46

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Aunque la Figura 3.4 muestra la representacin e implementacin con puertas lgicas de un latch con entradas activas a nivel alto, este tipo de latch existe tanto en versiones con entradas activas a nivel bajo como a alto. Su principio de funcionamiento consiste en lo siguiente: cuando el conmutador se encuentra en la posicin 2, a la salida del latch hay un uno lgico debido a que la entrada Set est a cero y la entrada Reset a uno (a travs de la resistencia). Cuando pasamos de la posicin 2 a la 1, se producen los indeseados rebotes en la entrada set (ceros y unos). Pero como la entrada reset del latch permanece siempre a uno, la salida no vara (ver tabla de verdad). Cuando el conmutador ha alcanzado su posicin de equilibrio, los rebotes desaparecen y el circuito se encuentra con un cero en la entrada reset y un uno en la entrada set, producindose el reseteado del circuito (puesta a cero).

S Q E Q R Circuito Smbolo lgico

Figura 3.4. Latch S-R con entradas activas a nivel alto y entrada de validacin.

S E R

Q Q

3.1.6. Latch D
A diferencia de los latches S-R, los D tienen nicamente una entrada (D). Para la fabricacin de este latch , se parte de un S-R, en el que se han unido las entradas S y R a travs de un inversor de la forma mostrada en la Figura 3.6.
latch S-R

Su funcionamiento es muy simple, mientras permanezca la entrada de validacin desactivada, independientemente del estado de las entradas Set y Reset, el circuito no variar la salida. Por el contrario, cuando la entrada de validacin est activada, el latch funcionar de la forma habitual. En la Tabla 3.3, se muestra la tabla de verdad de un latch S-R con entradas activas a nivel alto y entrada de validacin.
ENTRADAS S X 0 0 1 1 R X 0 1 0 1 E 0 1 1 1 1 Q SALIDAS Q

Q Q

D Circuito

Q
Figura 3.6. Latch D.

Q0 Q0 (no cambia) Q0 Q0 (no cambia) 0 1 (reset) 1 0 (set) No vlida

Smbolo lgico

Tabla 3.3. Tabla de verdad de un latch con entradas activas a nivel alto y entrada de validacin.

Su funcionamiento - es muy simple: cuando la entrada D est a nivel alto ( S=0 y R=1) el latch en SET (Q=1) y cuando - estla entrada D est a nivel bajo ( S=1 y R=0) el latch se encuentra en estado (Q=0). - RESET - De - esta forma, nunca se dar el caso de S=1 y R=1, ni S=0 y R=0, eliminndose la condicin no vlida. En la Tabla 3.4 se representa su tabla de verdad.
ENTRADAS D 0 1 SALIDAS Q Q 0 1 1 (reset) 0 (set)

3.1.5. Aplicacin de los Latch S-R

Una aplicacin prctica de este tipo de latch consiste en la eliminacin de los rebotes en un conmutador mecnico. Al actuar sobre un conmutador mecnico, por su construccin fsica, se produce una serie de vibraciones o rebotes al moverse el contacto de su posicin inicial (Figura 3.5). Utilizando un latch S-R, podemos eliminar estos rebotes que pueden provocar que un sistema digital no funcione correctamente.
Vcc R
conmutador mecnico

Tabla 3.4. Tabla de verdad de un latch D.

Vcc
R1 R2

Al igual que con el latch S-R, existen latches D con entrada de validacin, cuyo funcionamiento es idntico al de los latches S-R. En la Figura 3.7 se puede ver su diseo as como su funcionamiento.
D Q E D E Q Q

S R

Q Q
Circuito D E Q

Smbolo lgico

S
paso de paso de posicin 2 a 1 posicin 1 a 2

+Vcc
0

Circuito eliminador de rebotes

Cronograma

Figura 3.5. Rebotes producidos por un conmutador mecnico.

Figura 3.7. Latch D con entrada de validacin.

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3.2 El flip-flop
Como se ha expuesto anteriormente, estos circuitos de memoria se utilizan para la realimentacin de circuitos digitales. Pero presentan un pequeo problema: cuando la entrada enable del latch est a nivel alto, el circuito funciona como un bucle cerrado. Es decir, el dato en la entrada D acta sobre la salida Q, que ser tomada para la realimentacin, inicindose, a continuacin, una nueva carrera por el lazo de realimentacin con el consiguiente posible cambio de la salida Q. Esta situacin se repetir hasta que no se ponga la entrada enable a nivel bajo. Al producirse, en la salida Q se obtiene un dato indeterminado como muestra la Figura 3.8.
Carrera por el lazo de realimentacin

Para representar si el flip-flop es activo por flanco de bajada o de subida, se emplea el siguiente criterio: si es activo por flanco de subida, se representa la entrada de reloj con un tringulo. Por el contrario, si es activo por flanco de bajada, se representa con un tringulo unido a un crculo. Ambas representaciones se muestran en la Figura 3.10.

Smbolo lgico S
CLK

S
CLK

R
activo con el flanco de subida

R
activo con el flanco de bajada

D
SISTEMA COMBINACIONAL

Q Q

Figura 3.10. Formas de activacin.

LATCH D

Vcc

Figura 3.8. Circuito en bucle cerrado.

Para solucionarlo, ser necesario otro tipo de biestable como dispositivo de memoria, que slo cambie de estado cuando se active una seal de control. Los dispositivos que operan de esta forma son los flip-flops, los cuales utilizan una seal de control denominada reloj, clock o simplemente CLK para controlar de forma precisa cundo los datos presentes en las entradas tienen efecto sobre la salida. Ventajas de los flip-flops respecto a los latches: l El flip-flop, a diferencia del latch, puede mantener un estado constante a su salida mientras se introduce un nuevo estado por sus terminales de entrada. l Inmunidad al ruido, ya que si se produce un ruido en la entrada enable de los latches, ste, por muy pequeo que sea, cambia el estado de las salidas. Por el contrario, si el circuito tiene una entrada de reloj, este ruido debe tener un ancho mnimo para que lo interprete. Se podra definir un flip-flop como un circuito secuencial sncrono, en el que cambia el contenido de sus salidas cuando se produce un cambio en la entrada de reloj. La entrada de reloj de los flip-flops puede ser activa por el flanco de subida (Positive-Edge-Triggered) o de bajada (Negative-Edge-Triggered). En la Figura 3.9, se puede observar la representacin del flanco de subida y de bajada.
tren de impulsos o seal de reloj

Para realizar un circuito que sea capaz de detectar esta transicin de pulso, se utiliza uno como el representado en la Figura 3.11. El pulso de reloj es negado tres veces consiguiendo de esta forma que el pulso est negado respecto al original y retardado tres veces el tiempo de retardo de la puerta NOT. Este retardo provoca que el pulso negado entre desplazado un pequeo tiempo respecto al pulso original. Llevando ambas seales a la entrada de una puerta NAND, se consigue a su salida un pulso invertido de duracin tres veces el tiempo de propagacin. Este pulso se invierte para obtener un estrecho pulso positivo que atacar al circuito.
(3td)

CLK (reloj)
cada uno de los inversores introduce un retardo (3td)

Figura 3.11. Circuito detector de transicin de pulso.

Al igual que los latches, existen diversos tipos de flip-flops:

3.2.1. Flip-flop S-R

Este tipo de flip-flop no es muy utilizado. Su funcionamiento es idntico al de un latch S-R, con la diferencia de que las entradas nicamente sern vlidas cuando se produzca un pulso estrecho por el detector de transicin de pulso.

S Q CLK R Circuito
Figura 3.12. Flip-Flop S-R.
detector de transicin de pulso

Q
flanco de subida flanco de bajada

Figura 3.9. Flanco de subida y de bajada.

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Como se puede observar en la Tabla 3.5, su tabla de verdad es idntica a la del latch S-R con la diferencia de que la salida no bascula (cambia) hasta que no se produce un flanco de bajada o de subida (segn su forma de activacin).
ENTRADAS S R CLK CLK
(flanco de subida) (flanco de bajada)

J Q CLK K
Circuito de transicin de pulso

J CLK K

S R

Q Q

CLK

SALIDAS Q Q

Comentario

Circuito J Q
CLK

0 0 1 1

0 1 0 1

Q0 0 1 -

Q0 No cambia 1 Reset 0 Set - Condicin no vlida

Tabla 3.5. Tabla de verdad de un flip-flop S-R.

Smbolo lgico
Figura 3.14. Flip-flop J-K activo por flanco de subida.

3.2.2. Flip-flop D
Este tipo de flip-flop es muy til cuando se desea almacenar informacin de un bit. Para obtener un flip-flop D, se parte de un flip-flop S-R, al cual se le han unido ambas entradas insertando un inversor como muestra la Figura 3.13.
D CLK S R Q Q D Q Q

En la Tabla 3.7 se representa su tabla de verdad, en la cual se ha eliminado la condicin no vlida por una que hace bascular la salida (toggle).
ENTRADAS J 0 0 1 1 K 0 1 0 1 CLK SALIDAS Q Q Q0 0 1 Q0 Q0 1 0 Q0

Comentario No cambia Reset Set Cambia

CLK

CLK

Tabla 3.7. Tabla de verdad de un flip-flop J-K activo por flanco de subida.

Activo por flanco de subida activo por flanco de subida

D CLK S R Q Q D Q Q

CLK

CLK

3.2.4. Flip-flop T
Al igual que suceda con el flip-flop S-R, existe una variante del J-K. Esta variante consiste en unir las dos entradas en una denominada T como se muestra en la Figura 3.15.

Activo porflanco flanco de bajada activo por de bajada Figura 3.13. Flip-flop D activo por flanco de subida y de bajada.

Su funcionamiento es el siguiente: cuando en la entrada D hay un nivel alto, ste pasa a la salida con el flanco activo de la seal de reloj y lo mismo sucede si hay un nivel bajo. En la Tabla 3.6 se representa su tabla de verdad.
ENTRADAS D CLK CLK
(flanco de subida) (flanco de bajada)

T CLK

J K

Q
CLK

Q Q

CLK

SALIDAS Q Q

Comentario

Smbolo lgico
Figura 3.15. Flip-flop T activo por flanco de subida.

0 1

0 1

1 0

Reset Set

Tabla 3.6. Tabla de verdad de un flip-flop D.

Como se puede observar en la Tabla 3.8, nicamente van a existir dos posibles estados: cuando la entrada est a uno, con un pulso activo de reloj la salida bascula; por el contrario, si la entrada est a cero, con un pulso activo de reloj la salida no cambia.
ENTRADAS T 0 1 CLK SALIDAS Q Q0 Q0 Q Q0 Q0

3.2.3. Flip-flop J-K

Es el flip-flop ms utilizado. Su funcionamiento es idntico al del flip-flop S-R con la diferencia de que no posee la condicin no vlida. Como se observa en la Figura 3.14, para eliminar la condicin no vlida, a las puertas NAND se les conectan las salidas.

Comentario No cambia Cambia

Tabla 3.8. Tabla de verdad de un flip-flop T activo por flanco de subida.

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3.2.5. Entradas asncronas de los flip-flops

En los flip-flops analizados hasta ahora, a sus entradas (D, T, J-K y S-R) se las denomina entradas sncronas, ya que el contenido de las entradas tienen efecto con el flanco activo de la seal de reloj (van de forma sncrona con la seal de reloj). Sin embargo, en los circuitos integrados comerciales, los flip-flops aaden otro tipo de entradas adicionales asncronas. Estas entradas, como su nombre indica, afectarn al estado del flip-flop independientemente de la seal de reloj. Estas entradas son: l SET (S) O PRESET (PRE): El activamiento de esta entrada provoca la puesta a uno de la salida Q del flipflop. l RESET (R) O CLEAR (CLR): Un nivel activo en esta entrada provoca el reseteado (puesta a cero) de la salida Q. Para ilustrar lo explicado, en la Figura 3.16, se puede observar el smbolo lgico de un flip-flop J-K con entradas asncronas y a su lado un cronograma del funcionamiento de estas entradas.
Smbolo lgico CLK
PRE

3.3 Caractersticas de funcionamiento de los flip-flops

Al igual que sucede con las puertas lgicas y los circuitos combinacionales, en los flip-flops, tambin existen unos tiempos de retardo o de propagacin. Estos tiempos hay que tenerlos muy en cuenta a la hora de disear un circuito, ya que nos van a limitar la frecuencia mxima de funcionamiento de la seal de reloj. A continuacin se va a describir cada uno de los tiempos que el fabricante nos proporciona en los catlogos.

3.3.1. Tiempos de propagacin

Es el tiempo que transcurre desde que se aplica la seal de entrada hasta que en la salida aparece el resultado. Debido a que existen diversas seales de entrada en los flip-flops, se definirn diferentes tiempos de propagacin: l Tiempo de propagacin entre la seal de reloj y la salida: l TPLH: Tiempo que transcurre desde que el flanco activo de la seal de reloj alcanza el 50% y la salida bascula un 50% del nivel bajo al alto. En la Figura 3.17a, se representa su medicin con un flanco activo de subida. l TPHL: Tiempo que transcurre desde que el flanco activo de la seal de reloj alcanza el 50% y la salida bascula un 50% del nivel alto al bajo. En la Figura 3.17b, se representa su medicin con un flanco activo de subida. l Tiempo de propagacin entre las seales asncronas y la salida:

Cronograma

J
CLK

K PRE

CLR

CLR Q
cambio preset cambio clear

Figura 3.16. Flip-flop J-K con entradas asncronas.

l TPLH: Tiempo que transcurre desde que la seal Set alcanza un 50% y la salida bascula un 50% del nivel bajo al alto. En la Figura 3.17c, se representa su medicin. l TPHL: Tiempo que transcurre desde que la seal Reset alcanza el 50% y la salida bascula un 50% del nivel alto al bajo. En la Figura 3.17d, se representa su medicin.
(a) CLK Q
t PLH
50% 50%

3.2.6. Flip-flop maestro-esclavo (master-slave)

Adems de los flip-flops disparados por flanco, existen otros tipos denominados Maestro-Esclavo. Aunque este tipo de flip-flop est en desuso, an se pueden encontrar en algunos dispositivos electrnicos. Existen dos tipos de flip-flops Maestro-Esclavo: l Disparado por pulso. l Cierre de datos (data-lock-out). En ambos tipos, los datos entran al flip-flop en el flanco activo de la seal de reloj, pero las salidas no reflejan el estado de las entradas hasta el siguiente flanco. En el flip-flop Maestro-Esclavo disparado por pulso no se deben cambiar las entradas mientras el pulso est activo. Sin embargo, en la versin data lock-out no se tiene esta restriccin.

(b) CLK Q
t PHL
50% 50%

(c) SET Q
50% 50%

(d) RESET Q
50% 50%

t PLH t PHL Figura 3.17. Tiempos de propagacin.

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3.3.2. Tiempo de set-up

Se define como el tiempo mnimo que deben estar las seales de entrada (D, T, J-K y S-R) estables, antes de que se produzca el flanco activo de la seal de reloj, para que sean vlidas. En la Figura 3.18 se representa la medicin en un flip-flop D con entrada de reloj activa por flanco de subida.

CIR 1
D
lgica combinacional

Q Q

CLK

D CLK

50% 50%

TCIR1 > TCIR2

CIR 2
D
lgica combinacional

Q Q

CLK

tS
Figura 3.18. Tiempo de set-up.

CLK
Figura 3.20. Circuito prctico.

3.3.3. Tiempo hold

Se define como el tiempo mnimo que hay que mantener las seales de entrada de datos (D, T, J-K y S-R) estables, despus de que se produzca el flanco activo de la seal de reloj, para que el dato sea vlido. En la Figura 3.19 se representa la medicin en un flip-flop D con entrada de reloj activa por flanco de subida.

Despus debemos tener en cuenta el retardo de los flip-flops (TPLH y TPHL). Como el mayor de ellos es TPLH, le cogemos como tiempo de propagacin de los flip-flops (TPff). A continuacin, le sumamos TS, para asegurarnos de que va a estar el dato el tiempo necesario antes de que se produzca el flanco activo. Para finalizar, se podra pensar que es necesario sumarle el tiempo hold, pero no es necesario, dado que, cuando se producen las salidas de los flip-flops, stas van a las entradas de los circuitos combinacionales y stos tienen un retardo mayor que el tiempo hold.

D CLK

50% 50%

Tmin= TPLH + TCIR1 + TS

th
Figura 3.19. Tiempo de hold.

TPLH = Tpff

Figura 3.21. Frecuencia mxima de la seal de reloj.

3.3.4. Ejemplo prctico

Para comprender la importancia de estos tiempos y saber calcular la frecuencia mxima de funcionamiento se va a realizar el siguiente ejemplo: Supongamos que disponemos de un circuito como el representado en la Figura 3.20 y el fabricante en su catlogo nos indica: TPLH: 30 ns. TPHL: 20 ns. Th: 10 ns. TS: 7 ns. TCIR 1: 50 ns. TCIR 2: 40 ns.

Por tanto el periodo mnimo de la seal de reloj ser la suma de: TPLH + TCIR 1+ TS. Siendo la frecuencia mxima de reloj el inverso de este periodo mnimo como se muestra en la Figura 3.21.

3.4 Registros
Los registros son circuitos secuenciales constituidos por una serie de biestables conectados en cascada. Los registros tienen diversas aplicaciones prcticas como: l Transmitir y recibir datos en serie y en paralelo. l Conversin de datos en formato serie a paralelo y viceversa. l Almacenamiento de informacin (memoria). Existen diversos tipos de registros dependiendo de cmo se conecten las entradas y las salidas entre los biestables. Los tipos ms importantes son:

En primer lugar, como las salidas de los flip-flops se conectan a las entradas de los circuitos combinacionales y sus salidas a las entradas de los flip-flops, habr que tener en cuenta el retardo de los circuitos combinacionales para que d tiempo a realizar el lazo cerrado. Como los circuitos combinacionales tienen diferente tiempo de propagacin, elegimos el ms lento.

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3.4.1. Registros de desplazamiento entrada serie, salida serie

Es el registro de desplazamiento ms sencillo, en el que se recibe la informacin en serie y en la salida se obtiene tambin en serie, pero retardada tantos ciclos de reloj como nmero de biestables compongan el registro. Por ejemplo, en la Figura 3.22, se puede ver un registro de desplazamiento entrada serie, salida serie formado por cuatro flip-flops D activos por flanco de subida.
entrada de datos serie

Su funcionamiento es idntico al registro anterior pero, en este caso, al transcurrir los cuatro ciclos de reloj, tenemos a la salida un dato de 4 bits en lugar de uno (Figura 3.25). Una aplicacin de estos registros es la conversin de datos serie a paralelo.
CLK
entrada de datos

0 0 1 1 0

Q0 Q1 Q2 Q3
salida de datos

Q Q

Q0

Q Q

Q1

Q Q

Q2

Q Q

Q3

salida de datos serie

transcurridos cuatro ciclos de reloj obtenemos a la salida el contenido de la entrada en paralelo

CLK

CLK

CLK

CLK

Figura 3.25. Cronograma de un registro de desplazamiento serie-paralelo.

CLK

Figura 3.22. Registro de desplazamiento serie-serie de 4 bits.

Su funcionamiento es el siguiente: supongamos que al inicio todos los flip-flops estn reseteados (Q=0). Cuando se produce el primer flanco de subida de la seal de reloj, el contenido de la entrada del primer flip-flop pasa a su salida (a la entrada del segundo flip-flop)... Por lo que se puede deducir, observando el cronograma de la Figura 3.23, que -transcurridos cuatro ciclos de reloj- el primer dato ledo por la entrada del registro saldr por la salida. La aplicacin de este tipo de registro es como unidades de retardo.
CLK
entrada de datos

3.4.3. Registros de desplazamiento entrada paralelo, salida serie

La informacin es introducida en el registro en paralelo (simultneamente en los correspondientes flip-flops). Por el contrario, en la salida se obtienen estos bits en serie, una vez transcurridos tantos ciclos de reloj como nmero de flip-flops compongan el registro.
entrada de datos paralelo

7
Shift/load

D0

D1

D2

D3

Q0 Q1 Q2 Q3
salida de datos
transcurridos cuatro ciclos de reloj obtenemos a la salida el contenido de la entrada
CLK

P4 P1

P5 P2

P6 P3

Q Q

Q Q

Q Q

Q Q

CLK

CLK

CLK

CLK

salida de datos serie

Figura 3.23. Cronograma de un registro de desplazamiento serie-serie.

Figura 3.26. Registro de desplazamiento paralelo-serie de 4 bits.

3.4.2. Registros de desplazamiento entrada serie, salida paralelo

En este tipo de registros, la informacin se recibe en serie y en la salida se obtiene en paralelo, una vez transcurridos tantos ciclos de reloj como nmero de flip-flops compongan el registro. Como muestra la Figura 3.24, su circuito es idntico al registro de desplazamiento serie-serie, con la salvedad de que en este caso la salida la forma la combinacin de las salidas de todos los biestables.
entrada de datos serie
D Q Q
CLK

En la Figura 3.26, se representa un registro de desplazamiento paralelo-serie de 4 bits. Los datos se introducen en paralelo por las lneas D0, D1, D2 y D3. Estos datos se cargan simultneamente en los flip-flops cuando la entrada Shift/ L o ad se pone a nivel bajo y se produce un flanco activo de reloj (las puertas P1, P2 y P3 permiten su paso).

Q Q

Q Q

Q Q

CLK D0 D1 D2 D3
shift/load
salida de datos

1 0 1 1

CLK

CLK

CLK

CLK

se cargan estos datos

Q0

Q1

Q2

Q3

Figura 3.27. Cronograma de un registro de desplazamiento paralelo-serie.

salida de datos paralelo

Figura 3.24. Registro de desplazamiento serie-paralelo de 4 bits.

Cuando la entrada Shift/ L o ad est a nivel alto, las puertas P4, P5 y P6 permiten el desplazamiento en serie hacia la dere-

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Sistemas secuenciales
cha de los bits almacenados, producindose la salida de todos los datos una vez transcurridos cuatro ciclos de reloj. La utilidad de estos registros se hace patente a la hora de convertir datos paralelos a serie para poderlos enviar por un cable. Los contadores se clasifican, segn la forma de conectar la seal de reloj a los biestables, en asncronos y sncronos.

3.4.4. Registros de desplazamiento entrada paralelo, salida paralelo

En este tipo de registros, la informacin es introducida simultneamente en los flip-flops (paralelo) y cuando se produce un flanco activo de la seal de reloj, los datos se obtienen a la salida tambin en paralelo. En la Figura 3.28, se muestra un registro de desplazamiento paralelo-paralelo de 4 bits. Los datos introducidos en paralelo por las lneas D0, D1, D2 y D3, se obtienen en las salidas Q0, Q1, Q2 y Q3, cuando se produce un flanco activo de reloj.
entrada de datos paralelo

3.5.1. Contadores asncronos

En este tipo de contadores, la seal externa de reloj se conecta al primer biestable, mientras que las dems entradas de reloj de los restantes biestables que forman el contador se conectan a la salida del biestable anterior. El conectarse de esta forma la seal de reloj va a provocar que todos los biestables no cambien de estado al mismo tiempo (no tienen la seal de reloj comn). Por ello, se les da el nombre de contadores asncronos. En la Figura 3.29, se muestra un contador binario asncrono de 2 bits implementado con flip-flops J-K. Como se puede observar, la seal de reloj (CLK) se conecta al primer flip-flop, mientras que la entrada de reloj del segundo flip-flop se conecta a la salida Q del primero.
Vcc

D0

D1

D2

D3

Q Q

Q Q

Q Q

Q Q

J
CLK

Q
CLK

J K

Q
CLK

CLK

CLK

CLK

CLK

CLK

K
Q0 Q1 Q2 Q3

salida de datos paralelo

Q0
Figura 3.29. Contador asncrono de 2 bits.

Q1

Figura 3.28. Registro de desplazamiento paralelo-paralelo de 4 bits.

3.4.5. Registro universal

Comercialmente, existe un circuito denominado registro universal (XX194), ya que permite todos los tipos de registros de desplazamiento que hemos estudiado. Para seleccionar el modo de funcionamiento, dispone de dos lneas de control que van conectadas a un multiplexor. Estas dos lneas de control seleccionan la forma de conexionar los flip-flops y as funcionar de una forma u otra.

Su funcionamiento es el siguiente: suponiendo que todos los flip-flops al inicio estn reseteados, cuando se produce un flanco de subida de la seal - de reloj, las salidas del primer flip-flop cambian Q=1 y Q=0. Como la entrada de reloj del segundo flip-flop est conectada a la salida Q del primero, ste no vara al no producirse un flanco de subida en dicha salida. Cuando se produce el segundo flanco de subida de la seal de reloj, las salidas del primer flip-flop cambian tomando el valor Q=0 y Q=1. Como ahora s se produce un flanco de subida en la seal Q, el segundo flip-flop cambia el estado de sus salidas. De esta forma, el proceso se repetira indefinidamente.

3.5 Contadores
Los contadores son circuitos secuenciales cuya salida representa el nmero de impulsos que se le aplica a la entrada de reloj. La parte ms elemental de estos contadores est formada por biestables interconectados. Estos contadores pueden contar de forma ascendente, si su contenido se incrementa con cada impulso o descendente si se decrementa. Aunque existen contadores que pueden contar de ambas formas (up/down counters), segn el estado de una entrada. Las aplicaciones de los contadores son las siguientes: l Relojes y temporizadores. l Divisores de frecuencia. l Frecuencmetros.

CLK Q0 Q0 Q1

0 0

1 0

0 1
cuenta ascendente

1 1

0 0
repeticin

reseteado

Figura 3.30. Cronograma ideal de un contador asncrono de 2 bits.

Como se puede observar en el cronograma de la Figura 3.30, el contador en su salida indica el nmero de impulsos de la seal de reloj recibidos en binario. Pero, aparte de contar impulsos, divide la frecuencia de la seal de reloj.

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Por ejemplo, si observamos la salida del primer flip-flop, esta seal tiene de frecuencia la mitad que la seal de reloj original. Por otro lado, la salida del segundo flip-flop tiene una frecuencia cuatro veces menor. Si el contador tuviera un mayor nmero de flip-flops, se obtendra una seal de frecuencia mucho menor que la de reloj (siendo siempre estas divisiones mltiplos de 2). Pero este tipo de contadores presenta un pequeo inconveniente. Como se ha visto, la seal de reloj va conectada al -primer flip-flop y la entrada de reloj del segundo a la salida Q del primero. Por lo que, cuando se produce el segundo flanco de subida de la seal de reloj, los dos flip-flops deben cambiar de estado. Primero lo hace el flip-flop 1 y, transcurrido su tiempo de propagacin, la salida bascula, producindose un flanco de subida, lo que provoca el cambio del segundo flip-flop el cual tardar un tiempo en obtener la salida (Figura 3.31). Por ejemplo, para la realizacin de un contador de mdulo seis necesitaremos una lgica combinacional que al detectar el estado 6 (110(2), active la seal de reset de todos los contadores y reinicie la secuencia (Figura 3.32). De esta forma evitamos que el contador pase por los 8 estados posibles que tiene, por ser un contador de 3 bits (23).
Detecta el 110(2
Vcc

J
CLK

Q
CLK

J K

Q
CLK
CLR

J K

Q
CLK
CLR

CLR

CLK Q0 Q1

1 0 0
t PLH (CLK a Q0)

2 1 0
t PHL (CLK a Q0)

3 0 1 1 1
t PLH (CLK a Q0)

4 0 0
t PHL (Q0 a Q1) t PHL (CLK a Q0)

Q0

Q1

Q2

Figura 3.32. Contador asncrono de mdulo 6.

t PLH (Q0 a Q1)

Como se puede ver en el cronograma de la Figura 3.33, existe una breve transicin del contador antes de resetearse. Esta transicin indica al contador el paso por el estado 110(2.
CLK Q0 Q1 Q2 CLR
1 0 0 0
tP

Figura 3.31. Cronograma real de un contador asncrono de 2 bits.

2 1 0 0
2tP

3 0 1 0
tP

4 1 1 0
3tP

5 0 0 1
tP

6 1 0 1
3tP

7 0 0 0
tP

Si se conectan ms flip-flops, este tiempo de espera hasta que la salida es correcta aumenta, lo que limita la frecuencia de funcionamiento del contador. Esta frecuencia mxima vendr determinada por la expresin: 1 f<(N Tp) Donde N indica el nmero de flip-flops que constituyen el contador y Tp el tiempo de programacin de un flip-flop. Por ejemplo, supongamos que en nuestro caso el Tp = 10 ns, por lo que la frecuencia de funcionamiento deber ser menor de: 1/ (2 10ns) = 50 MHz.

1 0 0

Detecta el 110(2 y se resetea. El proceso es tan rpido que no se percibe dicha secuencia.

Figura 3.33. Cronograma real de un contador de mdulo 6.

3.5.3. Contadores sncronos

En este tipo de contadores, la seal externa de reloj se conecta a todos los biestables. Con ello, se consigue que todos los biestables que forman el contador cambien a la vez y, por tanto, que no se produzcan tiempos de retardo, ni transitorios. El inconveniente de este tipo de contadores reside en que van a necesitar una lgica combinacional para implementar el contador. Mientras que los biestables hacen de memoria para saber en qu estado se encuentra el contador, la lgica combinacional calcula cul ser el siguiente estado al que debe pasar el contador (Figura 3.34).
LGICA COMBINACIONAL

3.5.2. Ampliacin de contadores asncronos

El mtodo para conseguir contadores asncronos de un mayor nmero de bits consiste en conectar en cascada tantos flip-flops como nmero de bits queremos que tenga el contador. Llevando la seal de reloj externa al primero de ellos y la salida de cada flip-flop a la entrada de reloj del siguiente. El nmero mximo de estados por los que pasa un contador se denomina mdulo del contador. Este nmero viene determinado por la expresin 2n, donde n indica el nmero de bits del contador o lo que es lo mismo el nmero de flip-flops. Por ejemplo, en nuestro caso tenemos un contador de 2 bits (2 flip-flops), por lo que su mdulo sera: 22 = 4 estados, que son: 00, 01, 10 y 11. Pero puede surgir el problema de que se necesite un contador con un mdulo distinto de 2n. La forma de conseguirlo es mediante una lgica que detecte el estado mximo que deseamos que posea el contador y acte sobre la entrada asncrona de reset, para llevarlo de nuevo al estado inicial.

BIESTABLES (FLIP-FLOPS)

estado de cuenta actual

CLK
Figura 3.34. Esquema bsico de un contador sncrono.

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3.5.4. Diseo de un contador sncrono

Para aprender el mtodo de diseo de un contador sncrono, vamos a tomar el ejemplo del diseo de un contador sncrono de 3 bits. Para realizar un contador sncrono se deben seguir los siguientes pasos: 1. Dibujar el diagrama de estados: En el que se representa de forma simblica el funcionamiento del sistema. Si deseamos un contador sncrono de 3 bits, ste pasar por 23=8 estados. En la Figura 3.35, se representan los estados por los que pasa el contador. Donde las flechas representan las transiciones que se producen con los flancos activos de la seal de reloj. Dicha representacin es muy importante ya que supone la especificacin del problema, a partir del cual podr ser diseado.
transicin

La Tabla 3.11 presenta la asignacin de los estados, donde FF0, FF1 y FF2 son los 3 biestables necesarios. A esta tabla se la denomina tabla de codificacin de estados.
CODIFICACIN FF2 0 0 0 0 1 1 1 1 FF1 0 0 1 1 0 0 1 1 FF0 0 1 0 1 0 1 0 1

ESTADO 0 1 2 3 4 5 6 7

Tabla 3.11. Tabla de codificacin de estados de un contador sncrono de 3 bits.

Con esta asignacin de cdigos de estado, la Tabla 3.10 se reescribe tal y como muestra la Tabla 3.12.
ESTADO ACTUAL ESTADO FUTURO FF0 0 1 0 1 0 1 0 1 FF2 0 0 0 1 1 1 1 0 FF1 0 1 1 0 0 1 1 0 FF0 1 0 1 0 1 0 1 0

estado
Figura 3.35. Estados de un contador sncrono de 3 bits.

FF2 0 0 0 0 1 1 1 1

FF1 0 0 1 1 0 0 1 1

2. Realizar la tabla simblica de transiciones: Esta tabla es otra forma de representar el diagrama de estados y est compuesta por dos columnas: en la columna estado actual se representa el estado en el que se encuentra el sistema, mientras que la columna estado futuro representa el estado al que evoluciona el sistema despus del flanco activo de reloj.
ESTADO ACTUAL 0 1 2 3 4 5 6 7 ESTADO FUTURO 1 2 3 4 5 6 7 0

Tabla 3.12.

4. Crear la tabla de transiciones codificada: Esta tabla (Tabla 3.13) tiene dos columnas al igual que la tabla simblica de transiciones: l Estado actual: Representa el valor de la salida de los flip-flops (salida Q). l Estado futuro: Representa el valor de la salida que los flip-flops deben tomar tras el siguiente flanco activo. Se las denomina como Q+.
ESTADO ACTUAL Q2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 Q2+ 0 0 0 1 1 1 1 0 ESTADO FUTURO Q1+ 0 1 1 0 0 1 1 0 Q0+ 1 0 1 0 1 0 1 0

Tabla 3.10. Tabla simblica de transiciones de un contador sncrono de 3 bits.

3. Realizacin de la tabla de codificacin de estados: Hasta aqu se dispone de la descripcin formal del sistema. En este punto se pasa a su realizacin fsica. Como se observa en el diagrama de estados o en la tabla simblica de transiciones, el sistema tiene 8 estados; es decir, debe ser capaz de memorizar ocho estados diferentes. El nmero de biestables (n) necesarios para materializar la memoria del sistema depende del nmero de estados del mismo (N), segn la relacin: N= 2n n=log2 N. En este caso como N=8, son necesarios 3 biestables para codificar los estados del contador. Es decir, hay que asignar cdigos binarios a los diferentes estados del sistema descritos en el diagrama.

Tabla 3.13. Tabla de transiciones codificada de un contador sncrono de 3 bits.

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5. Realizacin de las tablas de excitacin: Para conseguir que un determinado flip-flop pase de un estado actual (Q) al estado futuro (Q+), es preciso aplicarle la excitacin correspondiente en sus entradas. Para ello, se emplean las tablas de excitacin, que son las tablas de verdad de los flip-flops pero vistas a la inversa. Es decir, la entrada como funcin de la salida. Por ejemplo, la Tabla 3.14 muestra la tabla de excitacin de los flip-flops D y J-K.
FLIP-FLOP D Q 0 0 1 1 Q+ 0 1 0 1 D 0 1 0 1 Q 0 0 1 1 FLIP-FLOP J-K Q+ 0 1 0 1 J 0 1 X X K X X 1 0

Una vez obtenidas las funciones, se puede implementar el circuito como muestra la Figura 3.37.
Circuito Circuito combinacional combinacional

Tabla 3.14. Tabla de excitacin de los flip-flops D y J-K.

Q Q

Q0

Para continuar el diseo del contador, elegimos uno de los dos tipos de flip-flop. Como es lgico, el uso de uno u otro tiene sus ventajas e inconvenientes. Si se eligen los flip-flops D, el circuito tendr ms lgica combinacional que si cogemos los J-K (se simplifican ms las ecuaciones). Por el contrario, su cableado es ms simple debido a que tienen una nica entrada. Para relizar el diseo de nuestro contador, vamos a escoger flip-flops D. Por tanto, teniendo en cuenta la tabla anterior, se construye una nueva tabla donde la columna de estados futuros se sustituye por la excitacin necesaria para hacer llegar a los flip-flops a tales estados, como muestra la Tabla 3.15.
ESTADO ACTUAL Q2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 D2 0 0 0 1 1 1 1 0 ESTADO FUTURO D1 0 1 1 0 0 1 1 0 D0 1 0 1 0 1 0 1 0

CLK

Q Q

Q1

CLK

D
CLK

Q Q

Q2

CLK

Memoria Memoria Figura 3.37. Implementacin del contador sncrono de 3 bits.

3.6 Autmatas finitos

En el apartado anterior se present la metodologa de diseo de sistemas secuenciales sncronos, tambin denominados Mquinas de estados finito o Autmatas finitos y se aplic al diseo de contadores sncronos. Esta metodologa que estudiaremos a fondo en este apartado es de suma importancia ya que se aplica para resolver multitud de problemas. Todo autmata finito posee: l Circuito combinacional de entrada: Un conjunto finito de 2n estados de entrada, siendo n el nmero de variables de entrada. l Elemento de memoria (flip-flops): Un conjunto finito de 2m estados internos, siendo m el nmero de variables de estado interno. l Circuito combinacional de salida: Un conjunto finito de 2p estados de salida, siendo p el nmero de variables de salida. Para observar la evolucin de un autmata finito, es necesario acudir a las variables de salida, ya que las de estado interno, como su nombre indica, no son accesibles desde el exterior.

Tabla 3.15. Tabla de excitacin del contador sncrono de 3 bits.

6. Obtencin del circuito combinacional, simplificacin e implementacin: Una vez obtenida la tabla de excitacin del contador sncrono, el problema se reduce a obtener las funciones de las tres excitaciones D2, D1 y D0. Para ello, utilizamos los mapas de Karnaugh como se indica en la Figura 3.36.
Q1 Q0 Q2 00 0 1 Q1 Q0 Q2 00 0 1 Q1 Q0 Q2 00 0 1

01

11

10

01

11

10

01

11

10

0 0 1 0 1 1 0 1

0 1 0 1 0 1 0 1

1 0 0 1 1 0 0 1

D2

D1

D0

D0= Q0 D1= (Q1@ Q0)+(Q1@ Q0)= Q1r Q0 D2= (Q2@ Q1@ Q0)+(Q2@ Q1)+(Q2@ Q0)= [Q2@( Q1@ Q0)]+[Q2@( Q1+ Q0)]= Q2r ( Q1@ Q0)

Figura 3.36. Simplificacin de las funciones D2 , D1 y D0.

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salidas salidas

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La forma de obtener dichas variables de salida va a dar lugar a dos modelos de autmatas finitos: Moore y Mealy. e) f) g) h) Seleccin de los elementos de memoria. Tabla de excitacin. Simplificacin de las funciones de excitacin. Implementacin del circuito.

3.6.1. Modelo de autmata de Moore

En este tipo, las salidas nicamente dependen de sus estados internos. Es decir, las salidas son sncronas, puesto que slo van a cambiar despus del flanco activo de la seal de reloj, siendo nicamente el valor de las entradas relevante en las cercanas del flanco de reloj (satisfaciendo el tiempo de set-up impuesto por el circuito combinacional y los flipflops).
CLK
Entrada

Para entender mejor cada uno de estos pasos, realizaremos un ejemplo con un detector de secuencia; es decir, un circuito con una entrada serie a travs de la cual recibe la informacin binaria en sincronismo con un reloj. Dicho detector debe activar su salida cuando haya recibido la secuencia 111000. a) Paso de las especificaciones verbales del problema al diagrama de estado Un diagrama de estados representa de una forma grfica los estados internos por los que va a pasar el autmata finito; dichos estados se representan mediante crculos diferenciados por etiquetas (nmeros, letras, etc.) y las transiciones entre ellos se representan mediante flechas que unen a los crculos. Partiendo de las especificaciones que nos dan en el ejemplo a disear, rpidamente podemos deducir que slo habr una variable de entrada (por la que llega la secuencia) y otra de salida (que se activa en el caso de recibir la secuencia especificada). El nmero de estados internos parece lgico que sean al menos seis, ya que son seis los bits que componen la secuencia que estamos buscando. Siguiendo el modelo de Moore, los crculos que representan los estados internos contienen la denominacin de dicha variable y el valor de salida. De esta forma se indica que la salida tendr el valor especificado mientras que no se cambie de estado, sea cual sea el valor de las entradas. El estado de la variable/s de entrada se representa sobre las flechas de transicin.
1 0 A/0 1 0 0 G/1 B/0 0 1 1 C/0 1 D/0 1 0 E/0 0

Circuito combinacional de entrada

Elemento de memoria (Flip-Flops)

Circuito combinacional de salida

Salida f(estado interno)

Figura 3.38. Diagrama de bloques del modelo de autmata de Moore.

3.6.2. Modelo de autmata de Mealy

En este tipo, las salidas adems de depender de sus estados internos, estn asociadas a las transiciones de estados de las entradas. Es decir, las salidas pueden cambiar en cualquier momento si lo hacen las entradas, ya que son funcin combinacional de stas.
CLK
Entrada

Circuito combinacional de entrada

Elemento de memoria (Flip-Flops)

Circuito combinacional de salida

Salida f(estado interno y entradas)

1 F/0

Figura 3.39. Diagrama de bloques del modelo de autmata de Mealy.

En general, cualquier problema puede resolverse a travs de los dos modelos y ser, a medida que se dibuje el diagrama de estados de la mquina, cuando el diseador aprecie cual de las dos realizaciones es ms conveniente para el problema concreto. Aunque en la mayora de los casos ambos mtodos sean igualmente vlidos, la realizacin de Moore presenta una mayor inmunidad al posible ruido de las entradas.

Estado
Salida

Figura 3.40. Diagrama de estado del detector de secuencia (Moore).

3.6.3. Etapas de diseo de autmatas finitos

Vamos a presentar un mtodo general a seguir para el diseo de autmatas finitos que podemos dividir en los siguientes pasos: a) Paso de las especificaciones verbales del problema al diagrama de estado. b) Reduccin de los estados equivalentes. c) Tabla simblica de transiciones. d) Codificacin de estados.

Como se puede observar en la Figura 3.40, la salida ser siempre 0 mientras se encuentre en el estado A. Por lo que, para pasar al siguiente estado (B), en la entrada tendr que haber un 1 en las cercanas del flanco de reloj. En el modelo de Mealy, los crculos que representan los estados internos contienen la denominacin de dicha variable, que en este caso va sola sin indicar el estado de salida. La variable/s de entrada se representa sobre la flecha de transicin al igual que la variable de salida, indicando de esta forma que en el modelo de Mealy la salida depende del estado interno en el que se encuentra y del valor de la variable de entrada en cada instante. Segn ambos diagramas de estados, tenemos un estado inicial A. Este detalle es de suma importancia: todo sistema secuencial debe empezar a funcionar a partir de un estado conocido, ya que al conectar la alimentacin al sistema, los flip-flops del mismo tendern a un determinado estado (cero o

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uno), resultando una combinacin aleatoria que puede corresponder a un estado que ni siquiera est definido en el diagrama con lo que el funcionamiento del sistema sera, en principio, impredecible. Para evitar que esto pueda suceder, inicializaremos los flip-flops al estado deseado mediante las entradas asncronas preset y clear de los mismos.
1/0 E 0/0 F
Estado Entrada actual A A B B C C D D E E F F G G 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Modelo Mealy Modelo Moore

si se trata del mtodo de Moore. Es decir, debe ser capaz de memorizar seis o siete estados diferentes dependiendo del mtodo empleado. El nmero de biestables (n) necesarios para materializar la memoria del sistema depende del nmero de estados del mismo (N), segn la relacin: N 2n. En este caso como N=6 y 7, son necesarios 3 biestables para codificar los estados del detector de secuencia. La Tabla 3.17 presenta la asignacin de los estados, donde FF0, FF1 y FF2 son los 3 biestables necesarios.

0/0 A

1/0 0/0 B 1/0 0/0 C 1/0 D 1/0

1/0 0/0

Estado futuro Salida Estado futuro Salida A B A C A D E D F B A B 0 0 0 0 0 0 0 0 0 0 1 0 A B A C A D E D F B G B A B 0 0 0 0 0 0 0 0 0 0 0 0 1 1

0/1 Entrada/Salida Figura 3.41. Diagrama de estados del detector de secuencia (Mealy).

En el momento de poner en marcha el sistema, ste evolucionar al estado A donde se quedar a la espera del primer uno, pasando despus a los siguientes estados si se dan las condiciones: l l l l B: Recibido el primer uno. C: Recibido dos unos consecutivos. D: Recibido tres o ms unos consecutivos. E: Recibido al menos tres unos consecutivos seguidos de un cero. l F: Recibido al menos tres unos consecutivos seguidos de dos ceros. l G (Moore) o A (Mealy): Recibido al menos tres unos consecutivos seguidos de tres ceros. El sistema activa su salida y se queda en su estado inicial a la espera de una nueva secuencia. b) Reduccin de estados equivalentes En algunas ocasiones es posible obtener un diagrama de estados ms reducido, eliminando estados equivalentes. El criterio a seguir a la hora de buscar estos estados redundantes es el siguiente: dos estados son equivalentes y pueden reducirse a un estado nico, si, y slo si, ambos estados evolucionan al mismo estado final, para cada una de las posibles combinaciones de las entradas, siendo adems las salidas asociadas a los estados las mismas. c) Tabla simblica de transiciones Esta tabla es otra forma de expresar el diagrama de estado de una forma ms adecuada para seguir con el resto del diseo. Se representa en una columna el estado actual, en otra el valor de la variable/s de entrada, en una tercera columna el estado futuro que representa al estado al que debe evolucionar y en la ltima la salida. En nuestro caso, como estamos analizando ambos modelos (Mealy y Moore), la Tabla 3.16 representa las dos ltimas columnas desglosadas en dos tipos. d) Codificacin de estados Hasta este momento hemos designado a cada estado interno con una letra por ser la forma ms cmoda para nosotros, pero como los elementos de memoria son binarios, habr que codificar estos estados en forma binaria. Como se observa la tabla simblica de transiciones, el sistema tiene seis estados si se trata del mtodo de Mealy y siete

Tabla 3.16. Tabla simblica de transiciones.

ESTADO A B C D E F G

CODIFICACIN FF2 0 0 0 0 1 1 1 FF1 0 0 1 1 0 0 1 FF0 0 1 0 1 0 1 0

Tabla 3.17. Codificacin de estados.

Con esta asignacin de cdigos de estado, la Tabla 3.16 se rescribe tal y como muestra la Tabla 3.18.
Estado Entrada actual 000 000 001 001 010 010 011 011 100 100 101 101 110 110 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Modelo Mealy Modelo Moore

Estado futuro Salida Estado futuro Salida 000 001 000 010 000 011 100 011 101 001 000 001 0 0 0 0 0 0 0 0 0 0 1 0 000 001 000 010 000 011 100 011 101 001 110 001 000 001 0 0 0 0 0 0 0 0 0 0 0 0 1 1

Tabla 3.18. Sustitucin de las variables de los estados por el valor binario asignado.

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e) Seleccin de los elementos de memoria En este punto se decide qu elemento va a ser utilizado como memoria en el diseo, es decir, flip-flops, rels, etc., para lo cual nos basaremos en las condiciones de velocidad y de simplificacin analizadas en el Apartado 3.5.4. En nuestro caso, utilizaremos flip-flops del tipo D. f) Tabla de excitacin Una vez seleccionado el tipo de memoria que vamos a emplear, y conociendo su tabla de excitacin (Tabla 3.14), la Tabla 3.18 se transforma en la tabla de excitacin del circuito que se representa en la Tabla 3.19.
Estado actual Q2 0 0 0 0 0 0 0 0 1 1 1 1 Q1 0 0 0 0 1 1 1 1 0 0 0 0 Q0 0 0 1 1 0 0 1 1 0 0 1 1 Entrada 0 1 0 1 0 1 0 1 0 1 0 1 Estado futuro Q2+ Q1+ Q0+ 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 1 0 1 1 1 0 1 D2 D1 D0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 1 0 1 1 1 0 1 Salida 0 0 0 0 0 0 0 0 0 0 1 0

h) Implementacin del circuito Partiendo de las ecuaciones obtenidas en el paso anterior, pasamos a la implementacin del circuito, tal y como se muestra en la Figura 3.43.

circuito combinacional

salida

Tabla 3.19. Tabla de excitacin del modelo de Mealy.

D0

Para no hacer ilegible la Tabla 3.19, nos hemos decantado por uno de los mtodos, ya que el proceso de realizacin de ambos es idntico. g) Simplificacin de las funciones de excitacin Una vez obtenida la tabla de excitacin del detector de secuencia, el problema se reduce a obtener las funciones de las tres excitaciones (D2, D1 y D0) y de la salida en funcin de Q2, Q1, Q0 y la entrada. Para ello, utilizamos los mapas de Karnaugh como se indica en la Figura 3.42.
Q2 Q 1 Q0 Entrada 00 01 11 10 00 Q2 Q 1 01 11 10 Q0 Entrada 00 01 11 10 00 01 11 10

CLR

Q Q

Q0 Q0

CLK

FF0

D1

CLR

Q Q

Q1 Q1 Q2 Q2

CLK

RST

FF1

D2

CLR

Q Q

0 0 0 0

0 0 0 1

0 0 0 0

1 0 0 0

0 0 1 0

0 1 1 0

0 0 0 0

0 0 0 0

CLK

CLK

memoria

FF2

entrada

Figura 3.43. Realizacin del detector de secuencia.

D2= (Q2Q1Q0E)+(Q2Q1 Q0 E)

D1= (Q2Q1E)+(Q2Q0 E)

Q2 Q 1 Q0 Entrada 00 01 11 10 00

Q2 Q 1

0 1 0 0

01

0 1 1 0

11

0 0 0 0

10

1 1 1 0

Q0 Entrada 00 01 11 10

00

0 0 0 0

01

0 0 0 0

11

0 0 0 0

10

0 0 0 1

D0= (Q2Q1E)+(Q2Q0E)+(Q2 Q1 Q0 )+(Q2 Q1 E)

Salida= (Q2Q1Q0E)

Figura 3.42. Simplificacin de las funciones.

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Sistemas secuenciales

3.1 Ensayo y experimentacin del registro de desplazamiento universal XX194

ENTRADAS S1 0 0 1 1 S0 0 1 0 1

&
l l l

Ejercicios prcticos
MODO DE FUNCIONAMIENTO

Este circuito es un registro que permite todas las posibilidades de aplicacin explicadas. De ah su sobrenombre de universal. Para ello, dispone de dos entradas (S0 y S1) que seleccionan el modo de funcionamiento, cuatro salidas (Q0, Q1, Q2 y Q3) y de las siguientes seales: CLK: - Entrada de reloj activa en el flanco de subida. C LR: Entrada de puesta a cero activa a nivel bajo. DSR: Entrada de datos - desplazamiento hacia la derecha. l DSL: Entrada de datos - desplazamiento hacia la izquierda. l A, B, C y D: Entradas en paralelo.

Tabla 3.20. Modos de funcionamiento del registro universal.

3.2 Montaje y ensayo de un contador asncrono

Montar un circuito como el de la Figura 3.46 y completar el cronograma de la Figura 3.47.

Figura 3.46. Contador asncrono.

Figura 3.44. Conexionado del registro universal XX194.

Montar el circuito de la Figura 3.44 y completar el cronograma de la Figura 3.45, para cada una de las posibilidades de funcionamiento (en total 4 cronogramas, uno para S0=0 y S1=0, para S0=0 y S1=1, para S0=1 y S1=0 y otro para S0=1 y S1=1). Es recomendable, para realizar el ejercicio, escoger una frecuencia de reloj lo suficientemente baja para poder ver los cambios.

Figura 3.47. Cronograma del contador asncrono.

Una vez completado el cronograma de la Figura 3.47, responder a las siguientes cuestiones: a) Cul es el mdulo de contador? b) De cuntos bits es el contador? Con un contador de este nmero de bits cul es el nmero mximo de estados por el que podra pasar? c) Por qu es un contador asncrono y no sncrono? 3.3. Ensayo y experimentacin de un contador sncrono up/down Los circuitos XX190 y XX191 son contadores que permiten la cuenta tanto ascendente como descendente. La diferencia entre los dos radica en que, el XX190 cuenta en BCD (0 al 9) y el XX191 es un contador binario de 4 bits (0 al 15). En nuestro caso vamos a ensayar el primero, y de esta forma podemos llevar la salida a un display para visualizar el nmero de cuenta.

Figura 3.45. Cronograma del ejercicio 3.2.

Una vez completados todos los cronogramas, sealar en la Tabla 3.20 los modos de funcionamiento de este registro universal segn la combinacin de las entradas S0 y S1.

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Sistemas secuenciales

Este circuito, adems de la entrada D/ U que selecciona el modo de cuenta, posee otra serie de prestaciones adicionales que se describen a continuacin: l Carga paralela de datos: Con un nivel bajo en la entrada L OAD permite de forma asncrona la carga en paralelo de los datos presentes en las entradas A, B, C y D. l Salida MAX/MIN: Esta salida da un pulso a nivel alto cuando el contador llega al estado - de cuenta 9 (1001(2) en modo ascendente (D/ U=0), o cuando el contador alcanza estado 0 (0000(2) en modo descendente (D/ U=1). l Entrada C T EN: Permite la habilitacin o inhabilitacin del circuito. Cuando est a nivel bajo, el circuito est habilitado y puede contar los flancos de subida que recibe. Por el contrario, si est a nivel alto, el contador est en modo hold. En dicho modo, ignora los flancos activos que le llega por la entrada de reloj y, por tanto, no cuenta. l Salida RCO: Esta salida se pone momentneamente a nivel bajo cuando el contador pasa por el estado ms alto de cuenta (9 en cuenta ascendente y 0 en cuenta descendente) como muestra el cronograma de la Figura 3.48.

liza en el display despus de cada flanco activo de la seal de reloj.

A0 A1

A2 A3

QC QD

QA QB

CLK

A B C D

LOAD

CTEN

XX190
D/U

a b c d e f g

Vcc

RBO

MAX/ MIN

Vcc

Figura 3.49. Conexionado del contador XX190.

Figura 3.48. Cronograma del contador XX190.

-Las seales RCO, C T EN y MAX/MIN se utilizan para la ampliacin de contadores en paralelo. Una vez conocido el funcionamiento del contador, montar el circuito de la Figura 3.49 y completar el cronograma de la Figura 3.50 indicando el nmero que se visua-

Figura 3.50. Cronograma del ensayo del circuito.

Cmo conectara el circuito para que contara de forma descendente entre 7 y 4 (ambos incluidos)? Si es necesario utilice puertas lgicas. Montar el circuito diseado y comprobar su funcionamiento.

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RBI

LT

BI/RBO

XX47

carga Up/Down reloj

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Sistemas secuenciales

3.1 Una utilidad de los latch es...

a) Crear el circuito detector de flanco. b) Eliminar los rebotes de los conmutadores mecnicos. c) Ambas.

&

Autoevaluacin
3.5 Un registro es...
a) Un grupo de biestables interconectados. b) Un contador sncrono. c) Un contador asncrono.

3.2 La diferencia de un latch y un flip-flop reside en...

a) La rapidez. b) El nmero de salidas. c) El flip-flop posee entrada de reloj y el otro no.

3.6 Se denomina registro paralelo-serie aquel que...

a) Tiene varias entradas de datos y una nica salida. b) Divide la frecuencia del reloj por cuatro. c) Convierte un grupo de bits en uno solo.

3.3 El clear y el reset son...

a) Entradas asncronas. b) Salidas asncronas. c) Entradas sncronas.

3.7 Un divisor de frecuencia es...

a) Un contador. b) Un circuito que divide la frecuencia por un nmero mltiplo de 2. c) Las dos anteriores.

3.4 El tiempo hold es...

a) Un retardo. b) El tiempo que duran los datos a la salida estables. c) Ninguna de las anteriores.

3.8 Un contador sncrono es...

a) Un contador en el que a todos los biestables le llega la seal de reloj. b) Un registro serie-paralelo. c) Un contador en el que slo le llega la seal de reloj al primer biestable.

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Sistemas secuenciales

3.1 A un latch D con entrada de validacin se le aplican

las formas de onda indicadas en la Figura 3.51. Teniendo en cuenta que el estado inicial del latch es reset, determinar la forma de onda de la salida Q.

&

s to s e u p o r p s io ic c r Eje
3.5 Disear un circuito que divida una frecuencia patrn
entre 2, 4, 8 16 segn se seleccione con dos seales (P1 y P0) en binario. Para disear el circuito, usar exclusivamente contadores sncronos y multiplexores. mediante un pulsador (P0). Al activarse dicho pulsador, pasados 5 segundos, la alarma se activa. La alarma se desactiva mediante otro pulsador (P1). Al activar el pulsador P1, si la alarma estaba sonando, dejar de sonar transcurridos 10 segundos. Si, por el contrario, an no ha comenzado a sonar, no lo hace volviendo todo el sistema al reposo. Para medir los tiempos, se dispone de un temporizador que genera un pulso cada segundo.

3.6 Se pretende disear una alarma, la cual se activa

Figura 3.51. Cronograma del ejercicio 3.1.

3.2 Dado el circuito de la Figura 3.52, completar el cronograma de la Figura 3.53.

3.7 Disear un cronmetro digital con 4 displays. En dos

Para su realizacin se dispone de una frecuencia de reloj de 1 Hz. Adems, el circuito dispone de dos pulsadores: l P0: Detiene el cronmetro.

de ellos, se mostrarn los segundos y en los otros dos los minutos.

Figura 3.52. Circuito.

l P1: Inicializa el cronmetro a cero y lo pone en marcha.

3.8 Disear un circuito con biestables D, que ilumine de

forma secuencial 5 LEDs de la siguiente forma: Se ilumina el primero y los dems permanecen apagados, luego se ilumina el segundo y se apaga el primero; y as hasta llegar al quinto LED.

Figura 3.53. Cronograma.

Teniendo en cuenta los siguientes datos, determinar cul ser la frecuencia mxima de la seal de reloj a la que puede funcionar el circuito de la Figura 3.52. DATOS: tp (puertas lgicas): 15 ns tp (flip-flop D): 10 ns tset-up (flip-flop D): 2 ns thold (flip-flop D): 3 ns

Una vez iluminado el quinto LED, se realizar la misma secuencia pero en sentido inverso, iluminando el quinto y resto apagados. Luego se ilumina el cuarto y se apaga el quinto. Al llegar al primer LED, se repite el proceso de forma indefinida.

3.9 Utilizando exclusivamente circuitos XX190, realizar

3.3 Disear un contador asncrono de mdulo 7 con biestables J-K y las puertas lgicas necesarias. tables D y las puertas lgicas necesarias.

3.4 Disear un contador sncrono de mdulo 7 con bies-

un contador que cuente de forma ascendente del 50 hasta el 99. Una vez alcanzado este nmero, decrementa de uno en uno, hasta alcanzar el valor inicial. Una vez alcanzado el valor inicial, repite el proceso. El nmero de cuenta es visualizado en todo momento por dos displays de nodo comn.

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