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Indice
1.1 1.2 1.3 1.4 1.5 Introduccin. Propiedades de los buses. Caractersticas de los buses. Jerarqua de los buses. Prestaciones de los Buses.
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Consta de un camino que permite comunicar selectivamente un cierto nmero de componentes o dispositivos, de acuerdo a unas ciertas reglas o normas de conexin.
BUS
N
P/C
Memoria
Disposi tivos
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Sistema Abierto:
Sistema que permite acoplar placas de distintos fabricantes. Hasta hace unos aos el estudio de los buses era algo que no se haca, dado que cada fabricante desarrollaba su propio bus. Los sistemas abiertos supusieron la creacin de estndares que garantizan la compatibilidad entre las placas diseadas por distintos fabricantes.
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1.2.2.- Tri-Estado.
Para poder conectar mediante un bus paralelo todos los elementos de un sistema es necesario la desconexin total de los elementos que no participan en el intercambio en un momento determinado. Si las lneas conectadas al bus de datos fuesen digitales de dos estados estables se producira un cortocircuito permanente entre las lneas correspondiente a los diversos componentes.
1.2.4.- Temporizacin.
Bus de Ciclo Completo: Se ocupa el bus durante todo el tiempo que dura la transferencia de una informacin elemental entre los dos dispositivos que se comunican. Bus de Ciclo Partido: Se divide el tiempo del bus en una serie de pequeas ranuras (time slots), cada una de las cuales sirve para enviar un mensaje.
La transferencia elemental consta generalmente de dos ranuras (la de peticin y la de contestacin). El bus de ciclo partido es ms complejo que el de ciclo completo, ya que la memoria deber tener circuitos necesarios para: Almacenar la direccin deseada. Ranura Almacenar el tipo de operacin. Ranura Ranura Ranura Ranura Ranura Ranura Ranura Ranura Ranura Ranura Ranura Ranura Ranura 11 22 33 44 55 66 77 Tiempo Almacenar el dato ledo o enviado para escritura. Iniciar el envo de mensajes. El bus de ciclo partido permite transmitir un mayor caudal de informacin.
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A) Transferencia Sncrona.
Se utilizan slo las siguientes lneas de control.
RD : Lectura. WR : Escritura. IO/M : Distincin entre los dispositivos de entrada/salida y memoria.
El dilogo est impuesto por el maestro, con un tiempo de respuesta fijo deber ser respetado en todos los intercambios del bus. La transferencia sncrona es adecuada en sistemas formados por dispositivos rpidos o de tiempos de respuesta similares. En caso de dispositivos de diferentes velocidades, se malgasta mucho tiempo ya que debe ajustarse la velocidad a la del ms lento.
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Escritura Sncrona:
1) El maestro pone en el bus la direccin y el dato. 2) Supone que el esclavo toma la informacin antes de un tiempo T.
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Dato Dato
Tiempo
Escritura sncrona.
Consta de una ranura en la que el maestro enva el dato y la direccin Se supone que el esclavo toma correctamente dicha informacin (no existe mecanismo de comprobacin)
Peticin Peticin Escritura Escritura
Tiempo
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Escritura asncrona.
1) El maestro pone la direccin y el dato. 2) Espera la confirmacin de que el esclavo ha ledo el dato (se puede producir seal de error.
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Dir. Dir. OK OK
Dato Dato
Tiempo
Escritura asncrona.
En la primera ranura el maestro enva el dato y la direccin. Debe existir confirmacin de la escritura en la ranura que corresponda.
Peticin Peticin Escritura Escritura Confirma Confirma Escritura Escritura
Tiempo
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C) Transferencias Adaptables
En este caso el bus es bsicamente sncrono, pero dispone de una lnea para realizar transferencias asncronas con algunos dispositivos.
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Ventajas Sncronos.
Facilidad de manejo y simplicidad en el protocolo. Son ms inmunes al ruido (slo son susceptibles al ruido en los flancos. El reloj proporciona el tiempo necesario para establecer las seales en el bus.
Desventajas Asncronos.
Ms susceptibles al ruido. Protocolos ms complejos (> nmero de lneas).
Ventajas Asncronos.
Mejor adaptacin a las nuevas tecnologas .Se adaptan mejor a las caractersticas de velocidad de nuevos dispositivos.
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Esclavos: Son capaces nicamente de realizar la transferencia de informacin de acuerdo con los ciclos generados por los maestros. Estrategias de control del bus:
Un nico maestro. Varios maestros temporales (DMA). Varios maestros que comparten el bus (multiprocesamiento).
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1.2.7.- Longitud.
Cada bus se disea con una lngitud maxima de acuerdo con su aplicacin. Interesan buses largos para poder incorporar mayor nmero de mdulos. A mayor longitud menor velocidad (compromiso).
1.2.8.- Velocidad.
Tiene una velocidad de transmisin que depende de factores como longitud, medio empleado y lgica de control.
Nmero de transferencias realizables por segundo. Baudios (bit por segundo). Depende de: longitud. Medio fsico (par trenzado, fibra ptica, etc.). Lgica de control, Etc... Slo podemos medir correctamente los buses sncronos y totalmente definidos. En los asncronos podemos realizar estimaciones dependientes del procesador empleado en cada caso.
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1.2.10.- Aplicacin.
Aplicacin para la cual fue concebido el bus
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1.2.13.- Soporte.
Material empleado para la conexin fsica (pistas de PCB, cables, fibra ptica, etc...) Criterios de seleccin: Longitud del bus. Sensibilidad al ruido. Velocidad. Grado de paralelismo. Etc...
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Algunos sistemas de interrupciones vectorizadas admiten un sistema de arbitraje fuera del bus que establece la prioridad. NMI: Interrupcin no enmascarable (mxima prioridad).
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1.2.15.- Multiproceso.
Existencia de varios procesadores. Cuando un procesador necesita el bus debe solicitarlo y esperar a que se libere. Prioridades.
Fijas (organizacin en cadena) Lnea de peticin de bus Lnea para indicar que est libre. BPI/BPO. Variables (controladas por un arbitro)
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Redes de conmutacin:
Se elige dinmicamente uno de los mltiples caminos posibles (crossbar)
Anillo:
Un nico camino que pasa a travs de cada mdulo. La informacin pasa de uno a otro mdulo.
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1) Lneas de Direcciones y Datos. 2) Lneas de Control. 3) Lneas de Sincronizacin. 4) Lneas de Inicializacin y Parada. 5) Lneas de Alimentacin. 6) Lneas Auxiliares.
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Lneas de datos
Permiten el intercambio bidireccional de informacin entre los distinto mdulos de un bus. Su nmero determina la cantidad de informacin que se puede transferir en un ciclo de operacin (8, 16, 32 o 64 bits).
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2) Lneas de Control
Lneas de control de memoria y E/S.
Las utiliza el procesador para indicar con quin va a efectuar una operacin, y de que tipo es. Operaciones bsicas: lecturas y escrituras en espacios de memoria y espacios de E/S.
3) Lneas de Sincronizacin.
Las lneas de sincronizacin estn encargadas de: Propagar las seales de temporizacin bsica (clock). Propagar las seales auxiliares para el correcto funcionamiento del computador y sus perifricos (REFRESH para el refresco, etc..)
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5) Lneas de Alimentacin.
Lneas habituales: +5V, -5V, +12V, -12V y GND. Lneas adicionales para la alimentacin expresa de memorias tipo RAM. Estas lneas suministrarn tensiones provenientes de bateras que nos permitir alimentar las memorias voltiles. Para disminuir la resistencia interna del conductor, generalmente se reservan varias vas para la misma tensin con objeto de disminuir la resistencia interna del conductor.
6) Lneas auxiliares.
Son las lneas que suelen estar reservadas por el fabricante para: Funciones diversas y futuras aplicaciones. Lneas a disposicin del usuario para su empleo en aplicaciones concretas.
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Skew:
Diferencia en el retardo de propagacin introducido por dos caminos paralelos. Retraso entre la seal de sincronismo y los bits de los datos. Diferencia entre el mximo y el mnimo retardo en los buffers del bus
Sincro Salida
Datos Salida
Ventana de muestreo:
Periodo de tiempo en el cual la informacin es vlida en un grupo de lneas del bus.
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Tipos de Skew
Todo conjunto de caminos paralelos diferentes introduce skew y disminuye la ventana de muestreo efectiva. Si definimos el skew como la diferencia entre el mximo y el mnimo retardo en los buffers del bus, entonces la ventana de muestreo efectiva de datos se reduce en relacin al doble del skew de los buffers. Intermodule skew es la variacin del retardo entre diferentes mdulos, debido a tensin, temperatura y tiempo. Interdevice skew es la diferencia de tiempo que se establece entre dos componentes de un mismo mdulo y por lo tanto bajo similares condiciones de tensin y temperatura. Intradevice skew es la diferencia de tiempo establecida entre dos componentes de un mismo chip.
Desgraciadamente el inter e intradevice skew no suele especificarlo el fabricante, por lo que el intermodule skew debe tomarse en el peor de los casos.
Intradevice .. Intradevice Skew Skew < < Interdevice Interdevice Skew Skew < < Intermodule Intermodule Skew Skew
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Protocolo Sncrono-Centralizado.
Es el ms fcil de implementar. Se ofrece una fuente central de reloj, unas veces desde una circuitera en el backplane y otras desde un mdulo instalado en una ranura de ste. Todos los mdulos del backplane reciben el reloj central casi simultneamente. Esta recepcin no es totalmente simultnea debida al skew espacial. ste se introduce a causa de la separacin fsica de los mdulos y a la velocidad finita de propagacin. El transmisor coloca los datos en el bus tan pronto como le es posible antes del flanco de reloj que los valida. La diferencia entre la ventana de muestreo vista en el transmisor y la vista en el receptor se debe al skew causado por los diferentes retardos de propagacin de las distintas seales del backplane. El tiempo mnimo de reloj depende de los retardos absolutos y es prcticamente independiente del skew.
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Protocolo Sncrono-Centralizado.
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Protocolo Forzado.
La idea que se esconde detrs del protocolo forzado es el que ningn mdulo necesita saber explcitamente los requisitos de tiempo de los otros mdulos del backplane, pero la velocidad de transferencia de datos se adapta dinmicamente a la velocidad de comunicacin de los mdulos. No hay sistema de reloj. El tiempo mnimo de reloj depende tanto del skew como de los retardos absolutos.
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Protocolo No Forzado.
Evita el skew espacial pero introduce un retardo por la confirmacin del receptor. Este retardo se puede evitar si el receptor pierde el derecho a controlar dinmicamente la velocidad de transferencia. Es bastante similar a un protocolo de sincronismo centralizado, excepto en que la fuente de reloj cambia con el tiempo. Lo que lo diferencia del protocolo forzado es que no se necesita confirmacin desde el receptor. Para disearlo se debe partir de un retardo mximo que marca el tope de espera para validar los datos en el receptor. El tiempo mnimo de reloj depende del skew y es independiente de los retardos absolutos.
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