ARQUITETURA NETBURST A arquitetura NetBurst foi utilizada pela Intel de 2000 a 2006, englobando desde os primeiros modelos de Pentium

4 at o Pentium D, passando por diversas variaes, como os Pentium Extreme Edition e os Celerons. O nome NetBurst no tem a ver com desempenho em redes ou na internet, apenas um nome mercadolgico usado para tentar ilustrar a arquitetura do processador e suas otimizaes com relao ao processamento de grandes volumes de dados. Os processadores baseados na arquitetura NetBurst so alguma derivao do Pentium 4, como um Pentium D ou Celeron. A arquitetura NetBurst composta por 4 pontos principais: Hyper Pipelined Technology, Rapid Execution Engine, Execution Trace Cache e o uso do bus quadpimped.

Hyper Pipelined Technology O pipeline um recurso que divide o processador em vrios estgios, que trabalham simultaneamente, dividindo o trabalho de processar as instrues. como uma linha de produo com vrios operrios, em que cada um monta uma pea, at termos no final o produto completo. Nos NetBurst de primeira gerao, h 20 estgios, enquanto que nos de segunda, 31 estgios. Quanto mais pipelines, menor o trabalho feito por clock (j que, numerosos, os pipelines se tornam mais simples) e maiores as freqncias alcanadas (o Pentium 4 670, por exemplo, alcanou 3.8GHz de fbrica). Se por um lado, aplicaes de natureza imprevisvel podem perder desempenho em razo de desvios involuntrios e pela simplicidade de cada estgio, aplicaes lineares, por sua vez, podem experimentar um bom ganho de desempenho.

Figura 1 Pipeline do Pentium 4

Multithreading Por se tratar de uma arquitetura muito complexa, devido ao longo pipeline, muitas partes ficam ociosas enquanto outras, exaustivamente em uso. Para otimizar o desempenho e "homogeneizar" o processamento interno no processador, a Intel implementou a tecnologia HyperThreading, ou simplesmente HT, em alguns processadores da arquitetura NetBurst. O HyperThreading simula outro processador dentro de um nico, uma espcie de multithreading virtual, fazendo com que a performance em ambientes multithreading tenha um bom ganho de fluidez, j que para o programa que est sendo executado como se realmente existissem dois processadores operando em paralelo. Execution Trace Cache No Pentium 4, o bloco do cache L1 destinado a instrues foi substitudo pelo Execution Trace Cache, um tipo de cache ultra-rpido que , em vez de instrues, armazena diretamente uOPs, que so as instrues j decodificadas, prontas para serem processadas. Isto garante que o cache tenha apenas um ciclo de latncia (a instruo solicitada em um ciclo e recebida no seguinte), o que faz com que o processador no perca praticamente tempo algum ao utilizar dados armazenados no trace cache, ao contrrio do que acontecia no Pentium III, onde so perdidos pelo menos dois ciclos em cada leitura, o tempo necessrio para decodificar a instruo.

Figura 2 Diagrama em blocos do Pentium 4

Bus de 400 MHz O execution trace cache oferece tempos de latncia muito baixos, mas em troca armazena um volume muito pequeno de dados e instrues. Devido a isso, o processador muito mais dependente do desempenho do cache L2 e do acesso memria. O Pentium 4 utiliza um barramento quad-pumped, ou seja, capaz de realizar 4 transferncias por ciclo. Operando a 100MHz, temos uma taxa efetiva de 400MHz, que a freqncia utilizada nas primeiras placas soquete 423; Rapid Execution Engine Os processadores atuais so divididos em dois componentes bsicos, as unidades de execuo de inteiros e as unidades de ponto flutuante (FPU). A parte que processa as instrues envolvendo nmeros inteiros responsvel pela maior parte das instrues e pelo desempenho do processador nos aplicativos do dia-a-dia, enquanto as unidades de ponto flutuante so as responsveis pelo processamento das instrues envolvendo valores complexos, usados por jogos e aplicativos grficos. ALU A ALU (Artithmetic Logic Unit), a unidade que processa execues aritmticas e de lgica dessa vez opera em modo DDR, ou seja, se tomarmos o Pentium 4 673 como exemplo, sendo que o ncleo deste opera 3.6GHz, a ALU operar a 7.2GHz, acelerando consideravelmente a execuo desse tipo de instruo e mantendo o processador mais aliviado para a execuo de outras tarefas, uma vez que as instrues passaro pela ALU com uma velocidade duas vezes maior. Processadores A arquitetura NetBurst deu origem diversos processadores, desde os Celeron at os Pentium Extreme Edition. Celeron, Celeron D, Pentium 4, Pentium 4 HT, Pentium 4 HT Extreme Edition, Pentium D, Pentium Extreme Edition, Pentium 4M, Xeon DP e Xeon MP so processadores integrantes da arquitetura NetBurst.

O Pentium 4 era o processador base para os projetos alternativos, ou seja, todos as outras variantes de ncleos eram de alguma forma derivadas dele.

ARQUITETURA BULLDOZER O Bulldozer uma arquitetura de CPU modular, no qual dois ncleos de processamento de inteiros so unidos com uma grande unidade de processamento de ponto flutuante (FPU), criando o que se chama "mdulo Bulldozer". Os mdulos do Bulldozer sero a base de todas as futuras CPUs e APUs baseadas nessa arquitetura. Essa caracterstica modular permite que se criem processadores com vrias quantidades de ncleos, alm de ser flexvel o suficiente para permitir que outras estruturas como GPUs venham a ser adicionados nos projetos. Embora a arquitetura K10 do Barcelona (usada no Phenom) tenha trazido vrios avanos, a espinha dorsal do processador, que so os front-ends (os estgios de fetch e decode, juntamente com o agendador de instrues) e as unidades de execuo pouco mudaram desde a poca do Athlon original, com os mesmo front-end capaz de obter trs instrues por ciclo, com trs unidades de execuo capazes de processar trs instrues simples por ciclo. No Bulldozer cada mdulo compartilha um decodificador capaz de obter quatro instrues por ciclo, a partir de dois threads diferentes. Graas a isso, um Zambezi com 4 mdulos Bulldozer visto como um processador de 8 ncleos pelo sistema operacional. O Bulldozer tambm capaz de fundir algumas operaes x86 que so processadas em um nico ciclo, melhorando o desempenho global.

Figura 3 Diagrama de Blocos de uma Arquitetura Bulldozer

A principal questo em relao aos ncleos que cada ncleo Bulldozer possui apenas duas AGUs (Unidade de Gerao de Endereos) e duas ALUs . O Bulldozer possui dois ncleos, o que significa um total de 4 ALUs e 4 AGUs para cada mdulo. A comparao do Bulldozer com relao a outros processadores com diferentes nmeros de ncleos complicada, pois cada mdulo fica no meio do caminho em relao ao poder de processamento de um ou dois ncleos. Cada mdulo capaz de processar at 4 instrues por ciclo, o que mais que o Phenim 3, porm o mesmo que um Core i7, por exemplo.

Figura 4 Tabela Comparativa

Unidades de Busca e Decodificao A unidade de busca responsvel por pegar a prxima instruo a ser decodificada da memria RAM ou cache. A unidade de busca compartilhada pelos dois ncleos disponveis em cada mdulo Bullzoder. O cache de instruo L1 de instrues tambm compartilhado pelos dois ncleos por ser um componente essencial da unidade de busca, mas cada ncleo do processador tem seu prprio cache L1 de dados. Os programas para PCs so escritos usando instrues x86, mas atualmente a unidade de execuo do processador s entende instrues proprietrias RISC. Portanto a unidade de decodificao responsvel por converter instrues x86 do programa em microinstrues RISC, que so o tipo de instrues entendidas pela unidade de execuo do processador. A arquitetura Bulldozer tem 4 decodificadores, normalmente pelo menos um desses decodificadores processa exclusivamente instrues complexas, usando o microcdigo armazenado em uma memria ROM. A decodificao de

instrues complexas leva vrios pulsos de clock para ser completada, pois elas so convertidas em vrias microinstrues. Instrues simples, no entanto, so normalmente convertidas em apenas um pulso de clock porque elas so traduzidas em uma nica microinstruo.

Unidades de Execuo Aps as instrues terem sido decodificadas, elas so enviadas para a unidade de agendamento apropriada, inteiro ou de ponto flutuante. A unidade Bulldozer tem apenas uma unidade de ponto flutuante, que compartilhada entre os dois ncleos disponveis. Por outro lado ela tem duas unidades de nmeros inteiros completamente independentes, os chamados ncleos. Cada motor de nmeros inteiros tem quatro unidades de execuo, chamadas: EX,MUL: Pode executar qualquer tipo de instruo inteira, incluindo

multiplicao, mas no diviso. EX,DIV: Pode executar qualquer tipo de instruo inteira, incluindo

diviso, mas no multiplicao. AGen: Gerao de endereos, tambm chamada Unidade de Gerao de

Endereos ou AGU, usada para gerar os endereos que o processador buscar ou armazenar um dado. A arquitetura Bulldozer usa um motor de execuo fora da ordem, como nem todos os motores de execuo podem processar todo tipo de instruo, se no houvesse uma unidade de execuo fora de ordem unidades do processador ficariam ociosas. Aps a execuo de ponto flutuante tambm tem quatro unidades de execuo chamadas: MMX: Pode executar instrues bsicas de ponto flutuante (instrues

x87), incluindo instrues MMX. 128-bit FMAC: Pode executar todas as instrues de ponto flutuante.

Cache de Memria L2 A arquitetura Bulldozer tem um cache de memria L2 compartilhado por cada dois ncleos. Um cache L3 est disponvel compartilhando entre todos os ncleos. O cache de memria L2 utiliza uma arquitetura associativa de 16 vias, com um buffer de tradues de endereos (TLB) de 1024 entradas.

ARQUITETURA K7 A arquitetura K7 consiste em um aperfeioamento arquitetura P6 da Intel, trazendo alguns traos de seus antecessores K6. Os pilares da arquitetura K7 so:

Barramento Ao invs de utilizar o AGTL+, barramento presente nos processadores Intel, a AMD optou por usar o barramento dos processadores Alpha, na poca da DEC, o famoso EV6.

O EV6 consiste em um barramento que realiza duas transferncias por pulso de clock, o que faz duplicar sua eficcia em relao aos processadores que realizam apenas uma transferncia por pulso de clock (como o Pentium III). Logo, se o barramento for configurado para operar como 100MHz, efetivamente vai ser como se estivesse operando a 200MHz (a banda de memria expande-se como se estivesse operando no dobro da freqncia do barramento). Esse tipo de transferncia dupla chama-se DDR. Alm disso, o EV6 um barramento ponto-a-ponto. Isso significa que, se dois processadores estiverem em paralelo em uma placa-me com dois soquetes, cada um vai ter seu barramento independente, sem disputas um com outro, o que torna muito mais rara a formao de um gargalo por falta de banda de memria do que em processadores que utilizam o FSB AGTL+, por exemplo. Todos os processadores derivados da arquitetura K7 possuem Cache L1 de 128KB, sendo 64KB de dados e 64KB de instrues (assembler, tradicional) com dupla associatividade.

Alm disso, o Cache L1 do tipo MOESI. Isso quer dizer que ele no replica seus dados para o Cache L2, logo o Cache L1 possui dados diferentes do Cache L2. Isso possibilita que o processador dependa menos da Memria RAM para requisitar seus dados e mesmo tendo pouco Cache L2, ainda conta com um grande e rpido Cache L1. FPU A FPU (unidade de ponto flutuante), possui uma unidade de multiplicao, sendo assim, formando uma FPU com trs unidades, podendo efetuar uma operao de multiplicao em um ciclo s.

REFERENCIA BIBLIOGRAFIA http://machinesphere.blogspot.com.br/2007/07/fundamentos-e-histria-da-arquiteturak7.html

www.clubedohardware.com.br www.tecmundo.com.br www.techtudo.com.br

www.hardware.com.br