Latches e Flip-Flops

Circuitos Lgicos
DCC-IM/UFRJ Prof. Gabriel P. Silva

Diagrama Geral de um Sistema Digital

Latch com Portas NOR

Diagrama de Tempos Latch com Portas NOR

Gated Latch c/ portas NOR

R Q

Clk 0 1

S x 0 0 1 1

R x 0 1 0 1

Q( t + 1) Q( t ) (no change) Q( t ) (no change) 0 1 x

Clk

1 1

Q S S

Gated Latch c/ portas NOR

1 Clk 0 1 R 0 1 S 0 1 Q 0 1 Q 0 Tempo ? ?

S Clk R

Latch c/ Portas NAND

Dois estados de repouso possveis quando SET=CLEAR=1

Latch c/ Portas NAND

Quando a entrada SET pulsa para 0 fora a sada Q para 1.

Latch c/ Portas NAND

Quando a entrada CLEAR pulsa para 0 fora a sada Q para 0.

Latch c/ Portas NAND

Latch c/ Portas NAND

Diagrama de Tempos Latch com Portas NAND

Aplicao do Latch

Gated SR Latch com NAND

S Q Clk Q R

Qual a tabela verdade?

Gated D Latch com NAND

D (Data) S Q

Clk Q

Clk 0 1 1

D x 0 1

Q( t + 1) Q( t) 0 1

D Clk

Q Q

Gated D Latch com NAND

t 1 t 2 t 3 t 4

Clk

Q Tempo

Latch Transparente

Diagrama de Tempos Latch Transparente

VHDL Latch Transparente

entity d_latch is port ( d, clk : in bit; q : out bit ); end entity d_latch; architecture basic of d_latch is begin latch_behavior : process is begin if clk = 1 then q <= d after 2 ns; end if; wait on clk, d; end process latch_behavior; end architecture basic;

Sinal de Relgio (Clock)

Flip-Flop

Flip-Flop SC ativado na transio positiva do clock

Diagrama de Tempo Flip-Flop SC

Flip-Flop SC ativado na transio negativa do clock

Circuito Interno Flip-Flop tipo SC

Circuito Detector de Transio

Flip-Flop JK

Flip-Flop JK

Flip-Flop JK Transio Negativa

Flip-Flop Tipo D

Diagrama de Tempos Flip-Flop Tipo D

Aplicao do Flip-Flop Tipo D

Flip-Flop Tipo D com SET e RESET

Flip-Flop Tipo D com SET e RESET

Temporizao
Definio de termos
o Relgio: sinal eltrico peridico que provoca a mudana de estado do elemento de memria; (transio de subida ou descida, nvel alto ou baixo) o Atraso de propagao: tempo mximo depois do evento de relgio (transio de subida ou descida) at a mudana do valor na sada do flip-flop (T PHL e T PLH ) o Tempo de setup : tempo mnimo antes do evento de relgio (transio de subida ou descida) em que a entrada precisa estar estvel (Tsu) o Tempo de hold: tempo mnimo depois do evento de relgio (transio de subida ou descida) durante o qual a entrada precisa continuar estvel (Th)

Atrasos de Propagao

Tempo de Setup e Hold

Temporizao
T su
entrada

Th

clock

Existe uma janela de tempo em torno da subida ou descida do relgio durante a qual a entrada precisa permanecer estvel e inalterada para que seja corretamente reconhecida.

Temporizao
entrada D Q D Q

clock

estvel entrada clock

alterando

Especificaes de Tempo Tpicas

Positive edge-triggered D flip-flop
o Tempos de Setup e Hold o Largura de clock mnima o Retardos de propagao (0 para 1, 1 para 0, mximo e tpico)
D T su Th 20ns 5ns 25ns Tplh 21ns T su 20ns Th 5ns

CLK

Tphl 23ns

Todas as medidas so feitas a partir do evento de clock, isto , a partir da borda de subida do clock

Falha de Sincronizao
Ocorre quando a entrada do flip-flop muda prximo borda do clock
o FF pode entrar num estado metaestvel nem 0 nem 1 o FF pode permanecer neste estado indefinidamente
logic 1

Nvel Lgico 0

Nvel Lgico 1

logic 0 grficos no osciloscpio demonstrando falha de sincronizao e eventual decaimento ao estado permanente

probabilidade baixa, mas no nula, de que a sada do FF fique presa em um estgio intermedirio

Lidando com a Falha de Sincronizao

Probabilidade da falha no pode ser reduzida a 0, mas pode ser diminuda
(1) desacelerar o clock do sistema: isto d ao sincronizador mais tempo para entrar em um estado permanente; falha de sincronizaco se torna um grande problema para sistemas de alta velocidade (2) usar no sincronizador a tecnologia mais rpida possvel (3) cascatear dois sincronizadores: isto efetivamente sincroniza duplamente

entrada assncrona

Q Clk

entrada sincronizada

sistema sncrono