Universidad Nacional Mayor de San Marcos

(Universidad del Per, DECANA DE AMRICA)

Facultad de Ingeniera Electrnica y Elctrica

E.A.P. INGENIERA ELECTRNICA

FLIP FLOP ANTIRREBOTES DRIVERS

Curso Profesor Integrantes

: :

Circuitos Digitales 2 Guillermo Tejada Muoz

:Zaga Ttito, Armando 08190093 Chvez Yzquierdo, Jhordan Ral 11190083 Prez Brea, Diego Enrique 09190141 Tocas Vilca, Cesar 05190008 : Lunes de 11 a 2pm

Horario Tipo de informe

: Final -2013-

CIRCUITOS DIGITALES 2
IMPLEMENTACIN N 004

UNMSM -FIEE

FLIP FLOP ANTIRREBOTES - DRIVERS

I. II. III. OBJETIVO Obtener un tipo de Flip Flop de otros diferentes Comprobar la utilidad de los circuitos antirrebotes y driver MATERIALES Y EQUIPOS 1 Protoboard, varios cables de conexin. 1 FFD: 74LS74 o D de cualquier otro cdigo. 2 transistores 2N2222 y 2 leds 1 Osciloscopio 1 Fuente de Alimentacin 1 Multmetro 1 Generador de pulsos. CUESTIONARIO PREVIO

1.- Encontrar las ecuaciones caractersticas de los Flip Fllops: Flip-Flop S-R (Set-Reset) El siguiente diagrama de bloque representa un FF S-R. Ntese que ahora, por convencin, Q se encuentra en la parte superior y Q en la inferior.

Para describir el funcionamiento de un FF se utilizan las llamadas Tablas de Estado y las Ecuaciones Caractersticas. La siguiente tabla muestra la tabla de estado para un FF SR. S R Q Q+

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0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 -

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Como encabezado de las columnas tenemos las entradas S y R, y una de las salidas Q. La salida Q es la salida que en un tiempo t se puede detectar en el FF, es decir, es la salida en el tiempo actual. Q+ es la salida en el tiempo , una vez que se ha propagado la seal en el circuito (recuerde que los FF tienen un componente de retroalimentacin.) Por lo tanto , es decir, es la salida que tendr Q en el futuro una vez que se haya realizado la propagacin. Si analizamos la tabla de estado, vemos que para si S = 0, R = 0 y Q = 0 1, la salida futura de Q (Q+) ser siempre lo que se tena antes de la propagacin. A este estado (S = 0, R = 0) se le conoce por tanto como estado de memoria. Viendo ahora el caso S = 0, R = 1, se aprecia que siempre Q+ = 0 sin importar el valor de Q antes de la propagacin, es decir, se hace unreset de Q. Si por el contrario, se tiene S = 1, R = 0, entonces Q+ = 1 en ambos casos, por tanto se hace un set de Q. Finalmente, ntese que la combinacin S = 1, R = 1 no es valida en el FF S-R. La razn es que dicho estado vuelve inestable al circuito y, como una de las caractersticas de todo FF es que el estado es estable, al usar dicha combinacin se esta violando este principio de los FF. Ahora, si se mapea la informacin de la tabla de estado del FF S-R en un mapa de Karnaugh, se obtiene la siguiente ecuacin caracterstica:

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Flip-Flop T

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El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de cero a 1. Las siguientes dos figuras muestran el diagrama de bloque y una implementacin del FF T mediante un FF S-R y compuertas adicionales.

Ntese que en la implementacin del FF T, las dos entradas del FF S-R estn conectadas a compuertas AND, ambas conectadas a su vez a la entrada T. Adems, la entrada Q esta conectada a R y Q a S. Esta conexin es as para permitir que el FF S-R cambi de estado cada que se le mande un dato a T. Por ejemplo, si Q = 1 en el tiempo actual, eso significa que Q = 0, por lo tanto, al recibir T el valor de 1, se pasaran los valores de R = 1 y S = 0 al FF S-R, realizando un reset de Q. La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de T T 0 1 0 1 0 1 S 0 1 0 0 0 1 R 0 0 0 1 0 0 Q 0 1 1 0 0 1 Q 1 0 0 1 1 0

La tabla de estado para el FF T se presenta a continuacin. Es muy sencilla: cuando T = 0 el estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T = 1, Q es complementada y, por lo tanto, Q+ = Q.

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Tabla de estado para el FF T T 0 0 1 1 Q 0 1 0 1 Q+ 0 1 1 0

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De la tabla de estado anterior, se obtiene la siguiente ecuacin caracterstica para el FF T Q+ = T Q + TQ = T Q

Ahora bien, analicemos un poco ms el comportamiento del FF T y tratemos de responder la siguiente pregunta: Qu pasa si T=1 por mucho tiempo? Los valores de S y R cambiaran constantemente de la siguiente manera: S = 0-> 1 -> 0 -> 1 R= 1-> 0 ->1 -> 0 es decir, el FF empezara a oscilar y por tanto no mantendra el estado (inestable.) Por lo tanto, la mayora de los FF utilizan un reloj para determinar en que momento se tomar en cuenta el valor que se encuentre en la entrada del FF. La siguiente figura muestra un FF T con reloj (CK)

Ntese que la entrada marcada como CK tiene un crculo. Este crculo indica que el FF tomar en cuenta la entrada del FF cuando el pulso del reloj sea cero (0). Si es uno (1), la entrada no ser tomada en cuenta.

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Flip-Flop J-K

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El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T. Esto ocurre de la siguiente manera: En J=1, K=1 acta como Flip-flop T De otra forma, acta como flip-flop S-R El siguiente diagrama de bloque es el perteneciente el FF

Una implementacin tentativa de un FF J-K a partir de un FF S-R sin reloj es la siguiente:

La tabla de estado aparece a continuacin. Note que es muy parecida a la del FF S-R solo que ahora los estados de J=1 y K=1 s son validos. Tabla de estado del FF J-K J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q+ 0 1 0 0 1 1 1 0

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De la tabla anterior se obtiene la siguiente ecuacin caracterstica mediante mapas de Karnaugh: . Este flip-flop es uno de los ms comunes con reloj. El siguiente diagrama lo muestra con entrada para reloj:

Flip-Flop D (Delay) El flip-flop D es uno de los FF ms sencillos. Su funcin es dejar pasar lo que entra por D, a la salida Q, despus de un pulso del reloj. Es, junto con el FF J-K, uno de los flip-flops mas comunes con reloj. Su tabla de estado se muestra a continuacin: D Q 0 0 0 1 1 0 1 1 Q+ 0 0 1 1

De la tabla se infiere que la ecuacin caracterstica para el FF D es: Q+= D. El siguiente diagrama de bloques representa este flip-flop.

Q+= D

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2.- Explique porque es necesario agregar un circuito antirrebote a los conmutadores que van excitar a una puerta lgica o CI digital Circuito favorito para aplicar seal por un solo pulsador sin rebote bajo ciertas condiciones. Como es bien sabido, las seales que envan los swichs no son limpias sino que tienen picos producidos por el chasquido de los contactos de los swichs. En electrnica digital esto se interpreta como que el swich no fue pulsado una vez sino varias veces. Este circuito evita este problema y solo utiliza un swich de un polo. Los dems componentes se encargan de lograr un retardo para ignorar los pulsos indeseados.

3.- Explique los circuitos antirrebotes: ESQUEMA DEL CIRCUITO ANTIREBOTE. Veamos el esquema que podemos usar para proteger un pulsador del efecto rebote o sea, el circuito antirebote. En electrnica existen una diversidad deformas de lograr un mismo resultado y todos son buenos, en otras palabras, siempre que el resultado sea el correcto, no importan los medios utilizados. Por razones de peso, se debe considerar como mejor circuito, aquel que, utilizando un mnimo de componentes, de un resultado considerado excelente. En principio se presenta un circuito en la figura 4, que utiliza un interruptor I, una puerta lgica G (Trigger-Schmitt, 74LS13, CD4093) junto con un condensador electroltico C cuyo valor se puede aumentar o reducir (1 uF/63V)

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4.- A que se denomina circuito driver. Explique su utilidad, funcionamiento y muestre el circuito. El circuito driver es un circuito electrnica que convierte la seal de tensin electrnica en una seal de corriente electrnica para asi poder modular los leds. Esto es necesario para las fuentes de inyeccin de corriente.

5.- Utilizando un FFD y puertas lgicas (circuito combi nacional) obtener un FF JK. JK Flip Flop con D Flip Flop Para crear un flip-flop JK usando D Flip Flop , primero se crea la tabla de conversin , como se muestra :

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Por lo tanto , un diagrama de la lgica puede ser desarrollado sobre la base de estas relaciones como :

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IV.

PARTE EXPERIMENTAL:

1. Implemente un circuito anti rebote y compruebe su funcionamiento.

En estado estable Cuando el capacitor C1 est cargado y el interruptor SW1 no est activado se ven 5V en la salida del interruptor. En la transicin baja Cuando se aprieta el interruptor SW1 se crea un camino de descarga a tierra, por lo que el capacitor C1 se empieza a descargar limitado por la resistencia R2, al pasar cierto tiempo se puede considerar que la salida al micro controlador es muy cercana a los 0V que es igual a baja. En la transicin alta

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La resistencia de pull-up hace que cuando el interruptor no est activado se vean 5V en la entrada del filtro pasa bajos, el capacitor C1 se empieza a cargar limitado por la resistencia R1 + R2 y al pasar cierto tiempo tau se puede considerar que la salida al microcontrolador es muy cercana a los 5V que es igual a alta. Consideraciones importantes En la transicin baja, si el capacitor C1 es muy grande o la resistencia R2 + R1 son muy grandes es posible que al pulsar el interruptor por un periodo corto de tiempo no se llegue a cargar el capacitor C1 por lo que el micro no podr detectar la seal baja, o sea que ser imposible determinar que se ha presionado el interruptor.

2.- Implementar el circuito que encontr en la pregunta 5 del cuestionario previo. Compruebe las tablas de verdad correspondientes. En cada caso, para visualizar las salidas utilice Leds con su correspondiente Driver transistorizado. Genere manualmente pulsos de reloj mediante un circuito antirrebote intente generar los pulsos del clock manualmente. Describa lo sucedido. Flip-flop tipo D a Flip Flop JK En esta conversin, D es la entrada real al flip flop y J y K son las entradas externas. J, K y Qp hacen ocho combinaciones posibles, como se muestra en la tabla de conversin a continuacin. D se expresa en trminos de J, K y Qp. La tabla de conversin, el K-map para D en trminos de J, K y Qp y el diagrama lgico que muestra la conversin de D a JK se dan en la siguiente figura.

Mediante pulsos de reloj manualmente:

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Cuando se conecta un circuito driver transistorizado a la salida del circuito nos da como puerta para un voltaje sea mayor o menor pero nosotros le aplicamos un voltaje de 5v. Con la siguiente configuracin:

3.- Coloque las entradas J = K = 1 lgico y aplique con el generador de seales pulsos de 10KHz directamente al Clock del Flip Flop (si es necesario compense el retardo producido por el circuito combinacional con respecto a la entrada del clock). Coloque el canal 1 del osciloscopio al clock y el canal 2 a la salida del circuito. Dibuje. Al conectar el J=K=1 el circuito permuta de su estado anterior es decir en cada clock se va alternando y se muestra en las figuras:

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La subida hacia positivo del clock ( pulso de sincornismo), habilita la permutacin de la salida Q. La condicin de habilitacin, no persiste durante la fase positiva del clock. Las entradas j y k por si solas no pueden originar una transicin, sino que sus valores en el momento del pulso de sincronismo determina la salida de acuerdo con la tabla de verdad. V. CONCLUSIONES

Los circuitos antirrebotes como es bien sabido, las seales que envan los suiches no son limpias sino que tienen picos producidos por el chasquido de los contactos de los suiches. En electrnica digital esto se interpreta como que el suiche no fue pulsado una vez sino varias veces. Los Flip Flops se pueden representar mediante transformaciones de otros flip flop conociendo bien su tabla de estado de cada flip flop tanto del el que se tiene y tambien del que se quiere obtener. Los driver convierten la seal de tensin electrnica en una seal de corriente electrnica para asi poder modular el valor del voltajecon los que se quieren trabajar en este caso usamos leds con una entrada en los transistors de 5v.

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VI. APENDICE Se adjunta los resultados obtenidos en laboratorio.

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