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Unidade Curricular: Automao Industrial

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IEAI - Instalaes Elctricas e Automao Industrial
Prof. Paulo Coelho


DESIGAO DO CET: ESTTIEAI-TMR2

Automao Industrial:
- Circuitos Integrados;
- Circuitos Combinatrios;
- Circuitos Sequenciais.





Estes Mdulos foram escritos baseados em apontamentos de Sistemas Digitais
compilados pelos seguintes docentes:

-Eng. Manuel Barros
-Eng. Paulo Coelho





INSTITUTO POLITCNICO DE TOMAR


TOMAR
MAIO DE 2009


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Tecnologia dos Circuitos Lgicos Combinatrios



1.1- Circuitos Integrados Digitais

1.1.1 Variveis e funes lgicas

At 1964, os dispositivos semicondutores eram encapsulados individualmente. Assim sendo, a montagem de
portas lgicas e sistemas digitais era feita atravs de componentes discretos (resistncias, dodos, transstores,
etc.).
O primeiro passo no desenvolvimento dos circuitos integrados foi a fabricao de uma porta
lgica numa nica pastilha de silcio e seu encapsulamento numa embalagem prpria.
Nasceu assim o conceito de circuito integrado (CI), ou Integrated Circuit (IC) ou Chip.

IC- Integrated Circuit
- um cristal semi-condutor (silcio) designado por chip contendo componentes
electrnicas tais como transistor, dodos, resistncias e condensadores formando
portas lgicas ou circuitos lgicos mais complexos.

Vantagens dos Circuitos Integrados Versus Circuitos electrnicos tradicionais


Reduo de tamanho
-Reduo do preo
-Reduo de potencia consumida
-Maior fiabilidade (menos avarias)
-Maior velocidade de operao
-Reduo do numero de ligaes
exteriores

Numerao dos Pinos do CI :
Existem circuitos integrados digitais com diversos nmeros de pinos, cada um com uma
funo especifica. So numerados em sentido anti-horrio a partir de uma marca de
referncia no encapsulamento do circuito integrado.

Observao:
Nalguns circuitos integrados, existem pinos que no tm funo, ou seja, eles no esto
conectados internamente pastilha de silcio. Neste caso, eles recebem a denominao NC
(No Internal Connection).


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H duas categorias de Circuitos Integrados, o linear e o digital.

Os CI lineares trabalham com sinais contnuos e fornecem funes electrnicas lineares,
entre estes econtram-se por exemplo, os amplificadores operacionais, os comparadores e
os reguladores de tenso.

Os CI digitais trabalham com sinais discretos e forneem funes electrnicas digitais:
portas, flip-flops, registos, contadores, somadores, memrias, unidades aritmticas, etc.

O Comparador como exemplo dum circuito integrado linear
So circuitos de interface analgica-digital pois as suas entradas so analgicas e a sada
digital. De facto, o comparador basicamente um Amplificador Operacional, isto , um
amplificador de alto ganho com entrada diferencial, mas em que a sada foi modificada de
modo a apresentar tenses de dois nveis lgicos duma determinada famlia.

Exemplo de Aplicao:
Detector de nveis de tenso:


















1.2 Famlias Lgicas
Comercialmente h varias famlias lgicas onde se agrupam os CI
RTL- Resistor Transistor Logic
DTL- Diode Transistor Logic
TTL- Transistor Transistor Logic
ECL-Emitter Coupled Logic
IIL- Integrated Injection Logic
MOS Metal Oxide Semicondutor
CMOS Complementary Metal Oxide Semicondutor

+
-
VS
VE
VR
VE
VR
VS
Se VR=0 Detector de zero
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1.3 Famlia e sub-famlias lgicas TTL
TTL (Transistor-Transistor Logic) uma famlia lgica. Isto significa que os componentes
foram projectados de tal forma que podem ser interligados sem muitas preocupaes acerca
da compatibilidade elctrica. Por exemplo as componentes TTL so alimentadas com uma
tenso de 5 Volts.
Os circuitos integrados da famlia TTL so encontrados em duas sries denominadas: 74
(para uso comercial) e 54 (para uso militar). A famlia TTL Standard foi a primeira que
surgiu, estabelecendo o padro para as outras.

Subfamlias lgicas TTL

Desde a introduo da primeira famlia (Standard) de circuitos integrados lgicos TTL,
surgiram novas tcnica de projectos, bem como novos processos e famlias que apresentam
vantagens e desvantagens entre si.
Os principais tipos de famlia existentes no mercado e suas respectivas identificaes esto
mostrados na tabela abaixo.

Famlias - identificao

Standard..................... .... 54/74
Low Power ........................ 54L/74L
High Speed ....................... 54H/74H
Schottky ......................... 54S/74S
Low Power Schottky ............... 54LS/74LS
Advanced Schottky ............... 54AS/74AS
Advanced Low Power Schottky ...... 54ALS/74ALS

H actualmente vrias subfamlias TTL, implementando todas as mesmas funes lgicas
mas representando diferentes compromissos entre velocidade de funcionamento e potncia
consumida pelos componentes. duma forma geral, quanto mais rpido for a velocidade de
funcionamento dum componente maior a potncia que consome.

As componentes standards TTL so identificadas por 74XX, onde XX o numero do
componente.

Foram populares nos anos 70, actualmente so considerados obsoletos
Famlia do Tipo Caractersticas Velocidade Potncia
74HXX Alta velocidade 1/3 + rpido TTL 2* TTL
74LXX Baixo consumo 4* Lento 1/10 TTL
L = Low Power
H = High Speed

Aps a inveno dos transstores Schottky TTL surgiram novos tipos de portas, 74SXX, 74
LSXX, 74ALSXX, ...
Famlia do Tipo Caractersticas Velocidade Potncia
74SXX Alta velocidade > rpido que H A mesma de H
74LSXX = Rapidez TTL Usa 20% TTL
S = Schottky
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Famlia do Tipo Caractersticas Velocidade Potncia
74ASXX Alta velocidade 2* S TTL A mesma de S
74ALSXX > Rapidez AS < potncia AS

A subfamlia LS possui o catalogo completo de componentes.
Nestas novas tecnologias s possuem pequenos subconjunto de componentes.

Para portas NAND de 2 entradas, 74X00:

74X02 so portas OR e 74LS86 uma porta XOR de 2 entradas.



1.4 Grau de Integrao e Complexidade dos Circuitos Integrados
Representa a rea necessria para implementar uma dada funo numa tecnologia particular.
Os pacotes de circuitos MOS so muito mais densos que os bipolares.

Para uma integrao em:

Pequena escala, SSI (Small Scale Integration) Este o menor
nvel de complexidade em circuitos integrados. Consideram-se como sendo os
circuitos que possuem at 12 portas lgicas numa nica pastilha utilizando a
tecnologia bipolar (transistor bipolares)
Mdia escala, MSI (Medium-Scale Integration)So pequenos subsistemas
integrados num nico microcircuito. Consideram-se como sendo MSI os circuitos
que possuem entre 13 a 99 portas lgicas numa nica pastilha utilizando a tecnologia
bipolar (transstores bipolares).
Grande escala, LSI (Large Scale Integration) So grandes subsistemas ou
pequenos sistemas integrados num nico microcircuito. Consideram-se como sendo
LSI os circuitos que possuem entre 100 a 1000 portas lgicas numa nica pastilha
utilizando a tecnologia MOS (transistores MOSFET)
Muito Grande escala, VLSI (Very Large Scale Integration)So grandes
sistemas integrados num nico microcircuito. Consideram-se como sendo VLSI os
circuitos que possuem mais de 1000 portas lgicas numa nica pastilha utilizando a
tecnologia MOS (transstores MOSFET)

Para circuitos VLSI contendo milhares de portas, a tecnologia MOS tm vantagens de
integrao superiores tecnologia bipolar.

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1.5 Comparao de tecnologias dos circuitos integrados
As 3 vantagens mais importantes da tecnologia MOS quando comparada com as tecnologias
bipolares, so:
Alta densidade de fabrico, que permite um maior numero de circuitos por uma dada
rea de silcio.
Tcnicas de fabrico mais simples na manufactura de circuitos integrados e portanto
mais econmicas globalmente.
Consumo por porta muito mais baixo que nas tecnologias bipolares, logo mais
econmicos na operao.

Caracterstica TTL ECL PMOS CMOS
Velocidade de
operao
35-120 At aos 400 <5 At aos 10
Consumo (mW) 1-25 30-200 0,2-10 0,002-3
proporc. Freq
Fan-out 10 25 20 50
Alimentao,V +5 -5,2 -27, -13 +5 at +15
Imunidade ao
rudo interno
Boa Excelente Boa Boa
Imunidade ao
rudo externo
Boa Fraca Excelente Excelente
Facilidade de
integrao
M Fraca Excelente Muito Boa
Custo Baixo a Mdio Baixo a Mdio Baixo a Alto Baixo a Alto
Caractersticas tpicas das tecnologias lgicas


1.6 Tempo de resposta dos circuitos combinacionais
A propagao dos sinais atravs dum circuito no instantneo. Esta caracterstica pode ser
til, por exemplo, na criao de circuito que produzem na sada ondas quadradas.

Formas de onda e Temporizaes
Consideremos o circuito seguinte:

Um sinal de entrada A passa atravs de 3 inversores terminando no seu estado invertido. A porta
E tem como entrada este ltimo sinal e o sinal original de A. A sua sada F representada na
figura seguinte. Quando a entrada A muda para o nvel lgico alto (1) a onda de sada passa a
alto durante um curto espao de tempo e depois volta novamente ao estado lgico baixo (0).



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- A anlise das formas de onda mostra-nos que quando A passa de 0 1 D s mudar
de 1 0 passados 3 * tpd pelo que, durante este tempo muito curto, ambas as entradas
da porta E esto a 1, resultando numa sada de 1 durante este curto intervalo de tempo.

- O pulso gerado na sada corresponde exactamente ao tempo de atraso dos 3 inversores.


Este circuito produz na sua sada pulsos de muito curta durao e por isso chama-se
Gerador de picos.












Se aumentar-mos o numero de inversores para 5, o comprimento do pulso ser assim de 5
vezes o tempo de propagao das 5 portas.


Exemplo de aplicao:









Anlise de um circuito Oscilador de onda quadrada
Nesta seco vamos analisar o funcionamento de um circuito oscilador digital.
O circuito tem uma nica entrada A que ligada ao nvel lgico 1 quando o interruptor est aberto e ao nvel lgico 0
quando o interruptor est fechado. Vamos assumir que o tempo de atraso de propagao de todas as portas igual a 10
unidades de tempo.
D
Q
CLK
D Q
CLK
Flip-Flop tipo D, Disparado por flanco (0->1)
t=3 tpd
F= D . A
D
A
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No estado inicial:
- A = 0
- B = 1 => Como A=0 e D=1 a sada da porta NAND mantm-se em 0.
- C = 0 => O circuito encontra-se num estado estacionrio.
- D = 1
No instante 40, o interruptor aberto a entrada A imediatamente passa para o estado alto (1). Agora ambas as entradas da
porta NAND so 1, por isso depois de 10 unidades do tempo de propagao da porta NAND, B passa a 0. Isto acontece no
instante 50. A alterao em B propagasse para C depois do atraso de propagao do inversor. Assim no instante 60, C passa
a 1. Da mesma maneira, D vai a 0 no instante 70. Agora a porta NAND tem uma das entradas o 0, por isso no instante 80, B
vai novamente passar a 1.
Note que B primeiro comea em 0 no instante 50 e depois vai a 1 no instante 80 uma diferena de 30 unidades de tempo.
Isto exactamente 3 portas de atraso de propagao, o atraso atravs da porta NAND e as duas portas inversoras.
Agora que B est a 1, C vai 0 no instante 90 e D vai a 1 no instante 100 que por sua vez colocar B no estado 0 no instante
110. O circuito j no se mantm num estado estacionrio. Agora, ele oscila entre B, C e D, variando entre 1 e 0 e
mantendo cada valor por trs atrasos de propagao (30 unidades de tempo). O comportamento do circuito est sumariado
no diagrama de tempo da figura seguinte.






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Circuitos Combinacionais MSI e LSI e suas
aplicaes



2. Circuitos MSI e LSI

At h poucos anos, a metodologia de projecto da maioria dos sistemas digitais (excluindo,
por um lado, projectos de muito alta performance que necessitam de circuitos integrados
desenvolvidos especialmente e por outro, equipamento de alto volume de produo, em que
rentvel produzir circuitos integrados especiais para o projecto) era baseada quase
exclusivamente nos circuitos integrados ditos "standard" disponveis comercialmente
(tambm se fala de circuitos off-the-shelf - "tirados da prateleira", termo que frisa a
disponibilidade imediata desses circuitos no mercado).
Esses circuitos implementam funes lgicas susceptveis de serem utilizadas em
vrios sistemas diferentes e so fornecidos de maneira continuada pelos fabricantes (h um
compromisso tcito do fabricante em continuar a fornecer o circuito indefinidamente - ou
melhor, at ele se tornar obsoleto).

As funes combinacionais que os fabricantes entenderam fabricar incluem circuitos
bastante mais complexos do que as simples portas lgicas. O grau de complexidade dos
circuitos integrados - sem muito rigor - indicado pelas designaes MSI - Medium Scale
lntegration (complexidade equivalente a menos de 100 portas lgicas) e LSI - Large Scale lntegration
(complexidade equivalente a mais de 100, mas menos de l0.000 portas lgicas), VLSI - Very Large Scale
lntegration , ... .

Se bem que uma ou outra funo seja muito especfica, existem tipos genricos de
funes particularmente divulgados. Exemplos dessas funes so:
multiplexers / selectores de dados
descodificadores / demultiplexers
codificadores
geradores de paridade
circuitos aritmticos (somadores, multiplicadores,... )

O nmero de funes diferentes (s vezes as diferenas so apenas pequenos pormenores)
existentes na famlia TTL excede j o meio milhar. Como a maior parte destes circuitos tem
um custo pouco significativo (muitas vezes inferior ao custo combinado: rea de circuito
impresso necessria para o montar + custo de insero e soldagem do circuito + custo do teste
ps-montagem) o projecto mais econmico era at h pouco tempo conseguido tentando
minimizar o nmero de circuitos integrados, utilizando para isso os circuitos "standard" com
maior riqueza de funes. muito vulgar utilizar parcialmente um circuito integrado (se isso
concorrer para simplificar o sistema) assim como tambm por vezes se utilizam circuitos
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integrados para fins bastante diversos do que aqueles para os quais foram inicialmente
dirigidos.
Para tirar partido da abundncia de circuitos disponveis, o projectista tem de ter uma
grande familiarizao com os circuitos existentes e recorrer muito a mtodos intuitivos.

importante frisar que com a divulgao cada vez maior da lgica programvel esta
abordagem tem vindo a perder importncia. Continua no entanto a ter interesse estudar
algumas funes mais divulgadas e aplicaes possveis.


2.1 - Multiplexers

Um multiplexer (ou selector de dados ) um circuito que permite seleccionar uma de
entre vrias entradas como fonte de informao para a sada. A seleco das entradas feita
por um conjunto de sinais de controlo adicionais, designados habitualmente por sinais de
seleco.

EXEMPLO:
Um multiplexer (hipottico; no corresponde a nenhum circuito integrado existente) de 4 para 1
(abreviadamente, MUX 4:1) permite seleccionar uma de quatro entradas como fonte de informao para a sada,
custa de 2 entradas de seleco (so necessrias 2 entradas de seleco para poder escolher uma das 4 = 2
2

possibilidades de ligao das entradas sada).

MUX 4:1












DO, Dl, D2 e D3 so as entradas de dados
Y a sada de dados
A e B so as entradas de seleco


Um multiplexer 4:1 implementado (internamente) como se mostra na figura a seguir:

D0
D1
D2
D3
B A
Y
D3
D2
D1
D0
A B
Y
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Como se v da figura, a funo de sada a soma de 4 termos, sendo cada um deles
igual ao produto de um dos mintermos das variveis (A, B) pela entrada de dados com a
numerao correspondente ao mintermo:

Y = (A . B ) . D0 + (A . B ) . D1 + (A . B) . D2 + (A . B) . D3

Geralmente os multiplexers comerciais tm 2

entradas (na famlia TTL existem


multiplexers 2:1, 4:1, 8:1 e 16:1) e a sua construo interna anloga da figura acima.


Se bem que muitas vezes na folha de especificao (data sheet) de um circuito
integrado aparea a implementao interna do circuito (como na fig. acima), geralmente o
projectista trabalha sem necessitar de conhecer o funcionamento interno do circuito integrado,
pois o fabricante fornece de alguma forma uma especificao externa do circuito.

Frequentemente essa especificao externa aparece na forma de uma tabela de
verdade (que por vezes tambm aparece designada por tabela funcional, uma vez que
descreve o funcionamento do circuito). Geralmente um tabela reduzida: analogamente aos
mapas reduzidos, tambm inclui explicitamente sinais de entrada nas colunas das sadas.

A tabela funcional reduzida para o circuito do exemplo seria:

B A Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3

Esta tabela funcional indica portanto que quando BA=00, a fonte de informao para
a sada D0, quando BA=01, a fonte de informao para a sada Dl, ...


Multiplexers existentes sob a forma de CI da famlia TTL

Os multiplexers existentes sob a forma de CI no so geralmente multiplexers puros
(p.ex., a funo de sada inclui muitas vezes o pormenor adicional de poder ser posta a zero
independentemente do estado das entradas de dados e de seleco).

Alm disso, os CIs da famlia TTL no so fabricados em embalagens (packages )
com menos de 14 pinos, e multiplexers de poucas entradas so agrupados aos 2 e 4 por
embalagem para a aproveitar razoavelmente (e nestes casos habitual os vrios multiplexers
terem entradas de seleco comuns).

Para cada CI o fabricante apresenta a respectiva tabela funcional que deve descrever
completamente o funcionamento lgico do dispositivo. Para CIs, com muitas entradas uma
tabela funcional construda por extenso (uma linha para cada uma das 2
N
combinaes
possveis de valores das N entradas) torna-se impraticvel. Recorre-se ento a diversas
convenes de compactao, nem sempre com muito rigor formal e por vezes mesmo com
falta de uniformidade nas convenes.
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Vejamos um exemplo disso na tabela funcional do 74157 (que contm 4 multiplexers 2:1)


Em 1 lugar, repare-se que do diagrama de pinos (pinout ) apresentado direita se
depreende que a entrada de seleco S tem necessariamente de ser comum aos vrios
multiplexers elementares, uma vez que s existe uma entrada de seleco no CI. Em 2,
embora o CI contenha o multiplexer com entradas lA e lB e sada 1Y, o multiplexer com
entradas 2A e 2B e sada 2Y,..., na tabela aparecem entradas/sada genricas A, B e Y - j que
as tabelas para cada um dos multiplexers so idnticas.

Tambm se nota que o 74157 inclui um dos 'pormenores adicionais' mencionados
acima: embora essa funcionalidade no faa parte da funo bsica de multiplexagem, existe
uma entrada STROBE que quando a l obriga todas as sadas a 0.

Examinando a tabela funcional, vemos que:
Em vez de ls e 0s, a tabela preenchida com H (High = alto) e L (low = baixo);
isto mais correcto, uma vez que da responsabilidade do projectista, no da do
fabricante do CI, decidir pelo uso da conveno de lgica positiva (H = 1, L = O)
ou pela de lgica negativa (H = O, L =1)... embora seja muito mais comum o uso
de lgica positiva.
Tambm aparecem (s nas entradas) smbolos X, que at agora utilizmos para
denotar condies de sada indiferentes; aqui o significado do smbolo diferente
(e no correcto concluir que nas linhas onde aparecem Xs o estado das sadas
indiferente) e quer dizer para todos os valores da entrada... ou, por outras
palavras, independentemente do valor da entrada....
Assim , a l linha da tabela l-se:
Quando STROBE = H, ento Y = L, independentemente
dos valores de SELECT, A e B


Graas a estas convenes de compactao, a tabela - que teria 16 linhas
correspondentes s combinaes possveis das entradas STROBE, SELECT, A e B - tem
apenas 5 linhas e bastante mais clara.
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Excertos de "data sheets" de alguns multiplexers existentes sob a forma de CI,


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Expanso de multiplexers


A multiplexagem de um nmero maior de sinais pode ser feita mediante a associao
de 2 ou mais multiplexers (existentes em CI).
Alis, o sinal STROBE existente nos CIs de multiplexers que vimos serve precisamente
para facilitar a construo de multiplexers de mais entradas.


EXEMPLO : Multiplexer 32:1 (usando o STROBE)



Notar que no 74150 a sada a negao da entrada seleccionada, pelo que necessrio compensar isto com
negaes adicionais nas entradas do OU.

Tambm existem multiplexers com sadas de 3 estados, em que a entrada STROBE,
quando asserida, coloca a sada em baixa impedncia e, quando deasserida coloca a sada em
alta impedncia.


Implementando este circuito de expanso com esses multiplexers, a porta OU de sada
eliminada, bastando curto-circuitar as sadas dos 2 multiplexers.



0
1
2
74150
15
S
D C B A
W
S3 S2 S1 S0
32
entradas
Sada
S4
entradas de seleco
0
1
2
74150
15
S
D C B A
W
S3 S2 S1 S0
.
.
.
S4
.
.
.
.
.
.
.
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Outro mtodo de expanso de multiplexers o de construir uma "pirmide" de
multiplexers (tambm se diz "fazer vrios andares de multiplexagem") o que permite, em
princpio, fazer um multiplexer N:1 com N to grande quanto se queira.





EXEMPLO : Multiplexer 32:1 (usando 2 andares de multiplexagem)



Notar que neste exemplo so usados circuitos 74150, que tm a sada complementada.
Mas como so 2 andares em srie, as duas complementaes acabam por resultar numa sada
final sob a forma directa.








0
1
2
74150
15
S
D C B A
W
S3 S2 S1 S0
32
entradas
Sada
S4
entradas de seleco
0
1
2
74150
15
S
D C B A
W
S3 S2 S1 S0
.
.
.
.
.
.
0
1
Strobe
S
W
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Utilizao de multiplexers na implementao de funes combinacionais

Um multiplexer pode servir para implementar uma funo combinacional
directamente a partir da sua tabela de verdade. Para cada linha da tabela de verdade (isto ,
para cada combinao de valores das variveis de entrada) determina-se qual a entrada do
multiplexer que seleccionada quando essa combinao aplicada s entradas de seleco e
aplica-se a essa entrada o valor da funo que consta da tabela.




1 Exemplo (funo de 3 variveis):
- supondo conhecida a tabela de verdade

X

Y

Z

F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1



- a funo pode realizar-se directamente com um MUX 8:1, sem necessidade de lgica
adicional










D0
D1
D2
D3
D4
D5
D6
D7
74151
S
C B A
W
Y
X Y Z
+5V
F
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2 Exemplo (funo de 4 variveis):
- supondo conhecida a tabela de verdade (a da direita apenas a verso reduzida em W da
tabela da esquerda)

X Y Z W F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1 X Y Z F
0 0 1 1 0 0 0 0 0
0 1 0 0 1 0 0 1 W
0 1 0 1 0 0 1 0 W
0 1 1 0 0 0 1 1 W
0 1 1 1 1 1 0 0 W
1 0 0 0 1 1 0 1 1
1 0 0 1 0 1 1 0 W
1 0 1 0 1 1 1 1 W
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0


Embora esta funo pudesse ser directamente realizada com um MUX 16:1 (o 74150),
sem necessidade de recurso a lgica adicional, para efeitos deste exemplo vamos supor que
conveniente usar um MUX de 8:1, o 74151.


A soluo ento implementar a tabela reduzida (a reduo pode ser sobre uma
qualquer das variveis), passando a fornecer s entradas do multiplexer no s ls e 0s, mas
tambm a varivel W no estado directo e/ou complementado.





D0
D1
D2
D3
D4
D5
D6
D7
74151
S
C B A
W
Y
X Y Z
+ 5V
F
W
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2.2- Descodificadores/demultiplexers

Um descodificador um circuito cujas sadas so asseridas selectivamente por
combinaes de valores lgicos aplicadas nas entradas.

Exemplo:
Um descodificador hipottico de 3 para 8 (abreviadamente DEC 3:8) ter 3 entradas e 2
3
= 8
sadas. Cada sada ser asserida por uma das 2
3
combinaes de valores lgicos que
possvel aplicar nas entradas.

Smbolo lgico













Tabela de Verdade (notar que este descodificador particular tem as sadas 'asseridas a 0' e que, das entradas
de seleco, a mais significativa a C):



C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 0 1 1 1 1 1 1 1
0 0 1 1 0 1 1 1 1 1 1
0 1 0 1 1 0 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
1 0 1 1 1 1 1 1 0 1 1
1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0



Notar que o nmero de sadas de um descodificador no necessariamente igual a 2
N
, sendo N o
nmero de entradas: h p.ex. disponveis em CI descodificadores 'BCD para decimal' que asserem
selectivamente uma de 10 sadas conforme um cdigo de entrada, BCD, de 4 bits (que s suposto tomar valores
de zero a dez).


Um demultiplexer , por sua vez, um circuito que permite encaminhar selectivamente
a informao aplicada numa nica entrada para uma de vrias sadas. Um demultiplexer um
circuito que realiza a funo inversa de um multiplexer , o que melhor evidenciado com
relao aos equivalentes dos dois circuitos em termos de comutadores mecnicos:

Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
A
B
C
DEC
3:8
entradas
sadas
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Multiplexer 4:1







Demultiplexer 1:4





Exemplo:
Um demultiplexer hipottico de 1 para 8 (abreviadamente DEMUX 1:8) permitir o
encaminhamento selectivo da informao aplicada a uma entrada para uma de entre oito
sadas. A seleco da sada que recebe a informao feita por intermdio de trs sinais de
controlo adicionais.

Smbolo lgico
















Tabela de Verdade (reduzida):


C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 N 1 1 1 1 1 1 1
0 0 1 1 N 1 1 1 1 1 1
0 1 0 1 1 N 1 1 1 1 1
0 1 1 1 1 1 N 1 1 1 1
1 0 0 1 1 1 1 N 1 1 1
1 0 1 1 1 1 1 1 N 1 1
1 1 0 1 1 1 1 1 1 N 1
1 1 1 1 1 1 1 1 1 1 N


Da observao das tabelas acima (do DEC 3:8 e do Demux 1:8) facilmente se constata da
simplicidade de combinao do descodificador e do demultiplexer num nico dispositivo.
Essa a soluo adoptada nos dispositivos disponveis no mercado, justamente designados
por descodificadores/demultiplexers.




Entradas Sada Entrada Sadas
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7

N

DEMUX
1:8
entrada
sadas
C B A
entradas de seleco
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Excertos de folhas tcnicas (data sheets) de alguns descodificadores / demultiplexers existentes sob a
forma de CI




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Expanso de descodificadores

Exemplo: DEC 8:256 realizado com DECs 4:16





Utilizao de descodificadores na implementao de funes combinacionais

As funes de sada dos descodificadores so os prprios mintermos (ou ento as
negaes dos mintermos - no caso de sadas

asseridas a 0) das variveis associadas s


entradas de seleco do descodificador.

Assim, utilizando as sadas de descodificadores aplicadas a uma porta OU faz-se a
implementao directa da funo a partir da forma cannica soma de produtos
,
ou da tabela
de verdade (que tem a mesma informao).





A
B
C
D
G
DEC 4:16
Y0
Y1
Y2
Y15
C3
C2
C1
C0
O0
O1
O2
O15
A
B
C
D
G
DEC 4:16
Y0
Y1
Y2
Y15
C3
C2
C1
C0
O16
O17
O18
O31
A
B
C
D
G
DEC 4:16
Y0
Y1
Y2
Y15
C3
C2
C1
C0
O240
O241
O242
O255
A
B
C
D
G
DEC 4:16
Y0
Y1
Y2
Y15
C7
C6
C5
C4
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Exemplo (funo de 4 variveis):
- supondo conhecida a tabela de verdade:

X Y Z W F
0 0 0
0 0
0 0 0
1 0
0 0 1
0 1
0 0 1
1 0
0 1 0
0 1
0 1 0
1 0
0 1 1
0 0
0 1 1
1 1
1 0 0
0 1
1 0 0
1 0
1 0 1
0 1
1 0 1
1 1
1 1 0
0 0
1 1 0
1 1
1 1 1
0 1
1 1 1
1 0


- pode recorrer-se a um DEC 4:16, o 74154. No entanto, o 74154 tem como sadas os
complementos dos mintermos, pelo que ser necessrio utilizar um OU com negaes nas
entradas, que equivalente a um E.

















(as sadas 0, 1, 3, 5, 6, 9, 12 e 15 no so utilizadas).







D
C
B
A
G1
G2
74154
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
X
Y
Z
W
F
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2.3 Comparadores digitais

Um comparador um circuito que permite determinar se dois nmeros
binrios so iguais, e no o sendo, qual deles o maior.

Um comparador disponvel em circuito integrado TTL o 7485, que
permite comparar dois nmeros binrios de 4 bits - indicando nas suas sadas se um
dos nmeros maior, menor ou igual ao outro.

Poderia representar-se uma verso ligeiramente simplificada desse circuito
pelo smbolo lgico:



sendo a tabela funcional (desta verso simplificada) dada por:

Entradas de comparao

Sadas
A3,B3 A2,B2 A1,B1 A0,B0 A >B A < B A = B
A3 > B3
X X X 1 0 0
A3 < B3 X X X 0 1 0
A3 = B3 A2 > B2 X X 1 0 0
A3 = B3 A2 < B2 X X 0 1 0
A3 = B3 A2 =B2
A1 > B1
X 1 0 0
A3 = B3 A2 =B2 A1 < B1 X 0 1 0
A3 = B3 A2 =B2 A1 = B1 A0 > B0 1 0 0
A3 = B3 A2 =B2 A1 = B1 A0 < B0 0 1 0
A3 = B3 A2 =B2 A1 = B1 A0 = B0 0 0 1



Expanso de comparadores

Em muitos casos quer-se aplicar a funo de comparao a dados com mais de 4
bits (que o n de bits do comparador 7485). possvel realizar um comparador de p. ex. 8
bits empregando dois comparadores de 4 bits 7485; para isso, o 7485 inclui j entradas de
expanso (cascading inputs).

A0
A1
A2
A3


B0
B1
B2
B3
A>B

A=B

A<B
Comparador
de 4 bits
entradas
sadas
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Essas entradas A>Bin, A<Bin

e A=Bin - devem ser ligadas s sadas A>B,
A<B e A=B do comparador que processa os 4 bits menos significativos (no caso de
comparaes de dados de mais de 8 bits haver mais do que dois 7485s, tendo cada um as
entradas A>Bin, A<Bin

e A=Bin ligadas s sadas A>B, A<B e A=B do comparador
imediatamente menos significativo).


O smbolo lgico completo para o 7485 ento:























E a tabela funcional completa dada por:

Entradas de Expanso

Entradas de comparao
Sadas
A >B A < B A = B A3,B3 A2,B2 A1,B1 A0,B0 A >B A < B A = B
X X X A3 > B3
X X X 1 0 0
X X X A3 < B3 X X X 0 1 0
X X X A3 = B3 A2 > B2 X X 1 0 0
X X X A3 = B3 A2 < B2 X X 0 1 0
X X X A3 = B3 A2 =B2
A1 > B1
X 1 0 0
X X X A3 = B3 A2 =B2 A1 < B1 X 0 1 0
X X X A3 = B3 A2 =B2 A1 = B1 A0 > B0 1 0 0
X X X A3 = B3 A2 =B2 A1 = B1 A0 < B0 0 1 0
1 0 0 A3 = B3 A2 =B2 A1 = B1 A0 = B0 1 0 0
0 1 0 A3 = B3 A2 =B2 A1 = B1 A0 = B0 0 1 0
X X 1 A3 = B3 A2 =B2 A1 = B1 A0 = B0 0 0 1
1 1 0 A3 = B3 A2 =B2 A1 = B1 A0 = B0 0 0 0
0 0 0 A3 = B3 A2 =B2 A1 = B1 A0 = B0 1 1 0






A0
A1
A2
A3


B0
B1
B2
B3
A>B

A=B

A<B
7485
entradas sadas
A>Bin

A=Bin

A<Bin
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Um comparador de 12 bits seria realizado como na figura seguinte:








































Uma expanso do tipo da do circuito anterior diz-se em cascata j que para produzir o
resultado final tem que haver um fluxo de sinais de circuito para circuito sucessivamente. Isto
resulta em velocidades de operao mais reduzidas, pois os tempos de propagao dos vrios
circuitos somam-se; para velocidades mais altas so usadas expanses de outro tipo (em
paralelo).


A0
A1
A2
A3
B0
B1
B2
B3
A>B
A=B
A<B
7485
A>Bin
A=Bin
A<Bin
A0
A1
A2
A3
B0
B1
B2
B3
A>B
A=B
A<B
7485
A>Bin
A=Bin
A<Bin
A0
A1
A2
A3
B0
B1
B2
B3
A>B
A=B
A<B
7485
A>Bin
A=Bin
A<Bin
X0
X1
X2
X3
Y0
Y1
Y2
Y3
X4
X5
X6
X7
Y4
Y5
Y6
Y7
X8
X9
X10
X11
Y8
Y9
Y10
Y11
0
1
0
X>Y
X=Y
X<Y
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2.4 - Circuitos aritmticos

Existem vrios circuitos aritmticos sob a forma de CI: somadores (ou adicionadores),
multiplicadores, existindo tambm unidades combinadas (somadores/subtractores,
multiplicadores/somadores, ... ) que permitem seleccionar qual a operao a efectuar.
De todos estes circuitos apenas veremos os adicionadores.


Adicionadores
Um adicionador um circuito que produz a soma de dois nmeros que lhe so
fornecidos expressos num cdigo binrio. A sada (soma) tambm expressa no mesmo
cdigo e, se bem que se possam construir adicionadores para outros cdigos (p.ex. cdigo
BCD), os adicionadores mais utilizados so para o cdigo binrio natural.
Para adicionadores em cdigo binrio natural no caso geral a soma tem mais um bit
do que as parcelas. Nunca acontece necessitar de mais de um bit adicional, para o que basta
ver o caso dos maiores nmeros possveis:

11111 . . .111
+11111 . . .111
111111 . . .110

Por uma questo de uniformidade (o resultado de uma adio pode vir a ser utilizado
como parcela de nova adio), considera-se que a soma expressa num nmero de bits
idntico ao das parcelas. O bit adicional necessrio para exprimir o eventual 1 esquerda que
pode resultar da adio designado por carry (transporte) ou overflow (transbordo) e
normalmente objecto de processamento especial.

Os somadores disponveis em CI so para um determinado nmero de bits (na famlia TIL esto
disponveis somadores de 4 bits) e devem obviamente servir para construir somadores de um nmero maior de
bits atravs de associao apropriada de vrios somadores elementares.
Considerando ento um desses adicionadores elementares que se ocupe de um grupo de bits intermdio
(isto , nem o grupo dos bits menos significativos do adicionador global, nem o grupo dcs bits mais
significativos), fcil concluir que o adicionador elementar deve ter:
- uma sada (Cout) que permita informar os andares mais significativos de que houve/no houve
transporte no grupo considerado
- uma entrada (Cm) que permita tomar em conta um eventual transporte dos andares menos
significativos


















A0
A1
A2
A3


B0
B1
B2
B3
0

1

2

3
A
d
i
c
i
o
n
a
d
o
r

d
e

4

b
i
t
s

entradas sadas
C
I

C
OUT

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Meio-adicionador (HaIf-adder)

Um meio-adicionador um circuito capaz de formar a soma de dois nmeros
binrios de um bit. A sua operao pode descrever-se pela tabela de verdade

A
i
B
i
S
i
C
i+1

0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

em que A
i
e B
i
representam os nmeros a adicionar, S
i
a sua soma e C
i+1
o eventual
transporte para uma hipottica posio seguinte (carry-out).

Da tabela de verdade obtm-se as expresses:

S
i
= A
i
B
i

C
i+1
= A
i
. B
i


e destas o circuito do lado direito















Adicionador-completo (Full-adder)

Um adicionador-completo um circuito capaz de formar a soma de dois nmeros
binrios de um bit, tendo em conta o eventual transporte de uma posio anterior (carry-in).
A sua operao pode descrever-se pela tabela:


C
i
A
i
B
i
S
i
C
i+1

0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1


de onde se tiram as funes (notar que dada a especial adequao do OU-exclusivo neste
caso, as funes tiradas em 2 andares E-OU seriam mais complicadas):
A
i
B
i
S
i
C
i+1
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S
i
= A
i
B
i
C
i

C
i+1
= A
i
. B
i
+ C
i
. (A
i
B
i
)

e o circuito (novamente implementado com OU-exclusivo) ser:




Adicionador ripple de nmeros de bits

Com o adicionador-completo pode construir-se um circuito adicionador para nmeros
binrios de N bits como se ilustra a seguir:


Este circuito tem a desvantagem de necessitar de propagar o transporte (carry) ao
longo dos N estgios. Supondo tempos de propagao idnticos para todas as portas lgicas, o
tempo necessrio para formar a soma dado por (N-1).2D+D, em que D o tempo de
propagao por porta lgica.


A
i
B
i
S
i
C
i+1
C
i
B
i
A
i
C
i
C
i+1
S
i
BN-1 AN-1
CN
SN-1
B
i
A
i
C
i
C
i+1
S
i
B1 A1
C2
S1
B
i
A
i
C
i
C
i+1
S
i
B0 A0
C1
S0
C0
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Anteviso de transporte (Carry look-ahead)

Notando que para cada somador completo:

C
i+1
= A
i
. B
i
+ C
i
. (A
i
B
i
)
e definindo:

G
i
= A
i
. B
i ,
designado por "transporte gerado"

P
i
= A
i
B
i
, designado por "transporte propagado"

podem escrever-se as expresses para S
0
, C
1
, S
1
,C
2
, etc. em funo de G
i
e P
i

como se mostra seguir

S
0
= A
0
B
0
C
0

C
1
= G
0
+ P
0
. C
0


S
1
= A
1
B
1
C
1
= A
1
B
1
(G
0
+ P
0
. C
0
)
C
2
= G
1
+ P
1
. G
0
+ P
1
. P
0
. C
0


S
2
= A
2
B
2
C
2
= A
2
B
2
(G
1
+ P
1
. G
0
+ P
1
. P
0
. C
0
)
C
3
= G
2
+ P
2
. G
1
+ P
2
. P
1
. G
0
+ P
2
. P
1
. P
0
. C
0


S
3
= A
3
B
3
C
3
= A
3
B
3
(G
2
+ P
2
. G
1
+ P
2
. P
1
. G
0
+ P
2
. P
1
. P
0
. C
0
)
C
4
= G
3
+ P
3
. G
2
+ P
3
. P
2
. G
1
+ P
3
. P
2
. P
1
. G
0
+ P
3
. P
2
. P
1
. P
0
. C
0




Notar que os sinais C
1
, C
2
C
3
,C
4
so produzidos apenas com base nos sinais P
i
e G
i

(que por sua vez s dependem dos respectivos Ai e Bi). Logo, no h nenhum efeito de
cascata na produo dos sinais Ci : se os tempos de propagao das vrias portas fossem
todos iguais, todos os Ci seriam produzidos simultaneamente (supondo-os obtidos a partir da
implementao das expresses desenvolvidas acima).



Um adicionador para nmeros de N bits de transporte antecipado, tem um tempo
de soma constante e independente de N. No entanto, a complexidade do circuito necessrio
para produzir estes sinais aumenta com o nmero de estgios.

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Exemplo de adicionador existente sob a forma de CI mostrado na figura seguinte:



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Expanso de somadores em cascata
EXEMPLO: Somador de 12 bits utilizando trs 283s


Expanso de somadores em paralelo (c/ antecipao de transporte)

A tcnica de antecipao de transporte tambm pode ser aplicada a um nvel mais alto: no bit a bit,
mas somador a somador. Para isso necessrio que os somadores produzam as sadas propagao (P) e gerao
(G). A sada G deve ser 1 sse o somador produzir um transporte de sada 1 independentemente do valor do seu
transporte de entrada e a sada P deve estar a 1 sse o somador produzir um transporte de sada 1 caso o valor do
seu transporte de entrada tambm seja 1.
Alm destes somadores necessrio recorrer a um outro tipo de circuitos - os
geradores de transporte antecipado (Look-ahead carry generators) - que tm por entradas as
74283
74283
C
0
C
4
A1
A2
A3
A4
B1
B2
B3
B4
74283
X0
X1
X2
X3
Y0
Y1
Y2
Y3
X4
X5
X6
X7
Y4
Y5
Y6
Y7
X8
X9
X10
X11
Y8
Y9
Y10
Y11
0
A1
A2
A3
A4
B1
B2
B3
B4
A1
A2
A3
A4
B1
B2
B3
B4
Z0
Z1
Z2
Z3
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
C
0
C
4
C
0
C
4
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
Z4
Z5
Z6
Z7
Z8
Z9
Z10
Z11
Transporte de Sada
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sadas P e G dos vrios somadores e que produzem sinais a aplicar s entradas de transporte
dos somadores; (tambm podem ter sadas P e G globais que servem para fazer a antecipao de
transporte a um (3) nvel ainda mais elevado para p.ex. 64 bits = 4 x 16 = 4 x 4 x 4).

Um gerador de transporte antecipado para 4 somadores produz as sadas:
C
1
= G
0
+ P
0
. C
0

C
2
= G
1
+ P
1
. G
0
+ P
1
. P
0
. C
0

C
3
= G
2
+ P
2
. G
1
+ P
2
. P
1
. G
0
+ P
2
. P
1
. P
0
. C
0


Exemplo: Somador de 16 bits utilizando quatro somadores de 4 bits (mostrado na folha
seguinte)
C
0
C
4
A1
A2
A3
A4
B1
B2
B3
B4
X0
X1
X2
X3
Y0
Y1
Y2
Y3
X4
X5
X6
X7
Y4
Y5
Y6
Y7
X8
X9
X10
X11
Y8
Y9
Y10
Y11
A1
A2
A3
A4
B1
B2
B3
B4
A1
A2
A3
A4
B1
B2
B3
B4
Z0
Z1
Z2
Z3
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
C
0
C
4
C
0
C
4
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
Z4
Z5
Z6
Z7
Z8
Z9
Z10
Z11
Transporte
de entrada
P
Q
P
Q
P
Q
C
0
C
4
X12
X13
X14
X15
Y12
Y13
Y14
Y15
A1
A2
A3
A4
B1
B2
B3
B4
1 1 1 1
2 2 2 2
3 3 3 3
4 4 4 4
Z12
Z13
Z14
Z15
P
Q
C
0
P
0
G
0
C
1
P
1
G
1
C
2
P
2
G
2
C
3
G
e
r
a
d
o
r

d
e

T
r
a
n
s
p
o
r
t
e

A
n
t
e
c
i
p
a
d
o
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Circuitos Sequenciais


3.1. Introduo aos circuitos sequenciais

At agora os trabalhos prticos efectuados eram apenas baseados em circuitos
combinacionais. No entanto, os circuitos puramente combinacionais no apresentam
capacidade de memria fazendo com que estes tenham uma gama de aplicao muito
limitada. Devido a esta razo torna-se nesta altura essencial introduzir um novo tipo de
circuitos digitais que inclua esta mesma capacidade. Este tipo de circuitos denomina-se por
circuito sequencial.

A figura seguinte, mostra um diagrama geral de um sistema digital, que relaciona
portas lgicas com dispositivos de memria. A parte combinacional recebe os sinais lgicos
provenientes das entradas externas, alm daquelas provenientes da sada dos dispositivos de
memria. O circuito combinacional actua sobre estas entradas para gerar um conjunto de
sadas, algumas das quais so utilizadas para determinar os valores binrios que sero
armazenados nos dispositivos de memria. Por sua vez, as sadas de alguns dispositivos de
memria vo para as entradas das portas lgicas dos circuitos combinacionais.






















Um dado dispositivo que inclua a funo memria deve possibilitar:
Uma operao de escrita que armazena o valor 0 ou o valor 1 no dispositivo.
Uma leitura posterior do valor armazenado (que foi escrito), sendo esse valor
inalterado at que haja uma nova operao de escrita.

Portas lgicas
combinacionais
Dispositivos de
memria
Entradas externas
Sadas combinacionais Sadas da memria
Fig: Diagrama geral de um sistema digital
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A realizao da funo memria pode ser realizada de duas formas essenciais:
Utilizao de mecanismos de armazenamento analgicos.
Circuitos construdos com base em elementos combinacionais (portas,)
com realimentao dos sinais de sada para as entradas.

Os prximos trabalhos vo, no entanto, recair sobre o segunda forma. Numa forma muito
bsica a funo memria pode ser representada pelo seguinte circuito:




Relativamente figura anterior, se em algum momento for aplicado um 1 entrada, a partir
da o circuito memoriza essa ocorrncia apresentando sempre um 1 sada.


Se o circuito de realimentao for modificado da forma que se segue:




Com o sinal Repe = 0 o circuito captura qualquer 1 que surja na entrada. No entanto se
esse valor for igual a 1 a sada volta a 0 excepto quando a entrada igual a 1.



Um circuito quase idntico ao anterior o do chamado bscula S-R (Set Reset).




A tabela que define o estado seguinte ser da forma:
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S R Q
n+1

0 0 Q
n

0 1 0
1 0 1
1 1 indefinido

Q
n+1
o estado seguinte
Q
n
o estado presente da sada


Circuitos sncronos e assncronos
A clula de memria descrita anteriormente tem um funcionamento assncrono, i.e., as
clulas reagem de imediato s transies que se do na entrada. Desta forma conclui-se que
uma comutao na linha de entrada pode causar de imediato uma mudana da sada de uma
ou mais clulas de memria que integram o circuito e o estado final das sadas depende do
sequenciamento exacto das entradas.

No entanto, devido ocorrncia de atrasos nas entradas (aquando das transies 0 1 e 1- 0)
a resposta deste tipo de circuitos nem sempre a desejada. Para que estes problemas
ocorridos durante as transies deixem de existir era essencial que as transies nas entradas
ocorressem exactamente ao mesmo tempo, no entanto tal impossvel de controlar.
Os circuitos sncronos, por seu turno, eliminam este tipo de problemas. Neste tipo de
circuitos so utilizados exclusivamente clulas de memria especiais que tm capacidade
de responder s entradas apenas em determinados momentos cadenciados por uma entrada
de relgio. Este tipo de clulas sncronas so tambm designadas por flip-flops.



3.2. Estudo dos Flip-Flops

Um flip-flop ou bscula ser um circuito lgico capaz de armazenar um bit, devendo ento
possuir dois estados distintos: 1 ou 0 conforme o bit que memorizar.
Para poder funcionar como elemento de memria binrio, um flip-flop deve ter um
comportamento com as seguintes caractersticas:

ser capaz de permanecer num de dois estados distintos por tempo indefinido,
enquanto no for actuado exteriormente;
ter uma ou mais entradas que sob aco externa, a forcem a ir para um dos dois
estados;
poder ser lido para o exterior a informao que memoriza.

Um estudo correcto dos flip-flops deve passar sempre por uma anlise cuidada sobre a
realizao lgica de um flip-flop e suas condies de estabilidade. Esse anlise dever
abordar as clulas elementares assncronas e sncronas.





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Os estudo dos flip-flops deve comear pelas clulas assncronas, mais simples, e
gradualmente passar para clulas sncronas. Assim convm comear pela bscula S-R
bsica, a bscula S-R porteada, os Flip-flops S-R MASTER-SLAVE, e passar para os Flip-
flops D edge-trigered, os Flip-Flops J-K e os Flip-Flops T.

Para cada uma das clulas, interessa fundamentalmente:
a sua constituio interna
a tabela funcional (que d as sadas ou transies para as vrias combinaes e
transies possveis nas entradas)
a tabela de excitao (que d as condies a aplicar entrada para obter as transies
ou valores desejados)
diagramas temporais de operao
restries a seguir para conseguir um funcionamento fivel

No presente curso e devido ao caracter de reviso que esta matria assume, apenas
iremos estudar sumariamente os Flip-Flops com maior importncia em termos de
implementao prtica (os sncronos).



3.2.1 Flip-flop D (edge tiggrered)

A funo do flip-flop D (D de delay atraso) a de armazenar e apresentar sada o valor
lgico de uma nica entrada, preservando o valor da sada entre duas ocorrncias
temporizadas (consecutivas) de uma linha de relgio.

Q
Q
D
CP
A1
A2
B1
B2
C1
C2
D
CP
Q
Q


Figura: flip-flop D edge-trigered na transio 0 para 1 e respectivo smbolo

Q

FF

Q
Sada normal
Sada invertida
Estados de sada
Q=1, Q=0

Q=0, Q=1
Entradas
a) b)
Fig : Smbolo genrico utilizado para designar um flip-flop
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A verso que vamos analisar totalmente sncrona, ou "puramente disparada pelo bordo" -
edge trigered. Na implementao que se mostra na figura, o bordo o ascendente, ou seja o
correspondente transio 0 1.



As portas NAND cruzadas constituem bsculas S-R bsicas ou semelhantes.

Tendo em conta a figura seguinte possvel afirmar que o circuito da direita encrava
com a sada a 1 a partir do momento que lhe seja aplicado um 0 entrada.



Funcionamento
Quando o relgio comuta de 0 para 1, h sempre um dos circuitos cruzados A1-A2 e
B1-B2 que encrava. Se D igual a 1 no momento da comutao do relgio A1-A2 que
encrava, caso contrrio o par B1-B2 que encrava.

O encravamento de um dos pares impede uma comutao posterior no outro par,
independentemente de qualquer eventual variao da entrada D aps a comutao do
relgio. A bscula colocada sada tem entradas a 1 quando a entrada de relgio se encontra
a 0. As entradas podem apenas ir a 0 quando a entrada de relgio igual a 1 e nunca
simultaneamente.

Resumindo: O que o flip-flop D faz colocar na sada Q o valor que a entrada D tiver no
momento das transies 0 para 1 ( ) do CP, e manter esse valor na sada at prxima
transio de 0 para 1( ) do CP (clock).
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Este flip-flop portanto completamente indiferente ao que se passa na entrada D fora dos
instantes da transio positiva do CP. Portanto a sada Q sncrona com a entrada do
relgio, isto Q s muda nos instantes em que o CP transita de 0 para 1 ( ).

D
CP
Q

Figura: Formas de onda do flip-flop D edge-trigered


Em resumo, podemos dizer que o flip-flop D edge-trigered:
reage entrada apenas no momento da transio 0 para 1 ( ) do relgio;
atrasa a sada com um atraso bastante pequeno aps a transio do relgio.


3.2.1.1. Requisitos de temporizao de flip-flop's edge-trigered
Alm do flip-flop D edge-trigered, existem muitos outros flip-flop's tambm edge--trigered.
Em relao a qualquer um destes flip-flop's diz-se que amostra (sampling action) ou reage
aos sinais de entrada numa vertente ou , mas no s duas do relgio - CP. A vertente
designada por vertente activa do relgio.
As entradas de um flip-flop edge-trigered devem estabilizar um certo tempo antes da
vertente activa do relgio - tempo de preparao - set-up time, e permanecer estveis
tambm um certo tempo aps a vertente activa do relgio - tempo de manuteno - hold
time.


3.2.1.2. Smbolos dos flip-flops edge-trigered
Os smbolos dos flip-flop's edge-trigered, bem assim como os de qualquer circuito edge-
trigered, incluem um pequeno tringulo na entrada de relgio. Quando o bordo que dispara
o flip-flop no o ascendente, mas o descendente, junta-se uma pequena bola de negao.

D
CP
Q
Q
edge-trigered positivo
D
CP
Q
Q
edge-trigered negativo
ascendente descendente

Figura 5 - Smbolos dos flip-flops D edge-trigered
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3.2.2. Flip-Flop J-K
Anteriormente vimos dois tipos de funcionalidade nos flip-flop's: o tipo D (que produz uma
sada com um atraso (delay) de um ciclo de relgio em relao entrada) e o tipo S-R (que
permite fazer o set ou o reset da sada Q, ou deixa-la inalterada).

Um outro tipo de funcionalidade, que uma extenso da do S-R, a do flip-flop J-K. O flip-
flop J-K tem duas entradas - J e K sendo a sua tabela funcional e a respectiva tabela de
excitao indicada na figura 6.

J K
0 0
0 1
1 0
Q
Q
Q
n
n
n
+1
0
1
1 1
Q Q J K
X
X
X
X
n n

+1
0 0 0
0 1 1
1 0 1
1 1 0
Tabela funcional Tabela de excitao

Figura 6 Tabelas funcional e de excitao do flip-flop J-K

O flip-flop J-K sncrono (que geralmente o que nos interessa mais) tem alm das 2
entradas J e K uma entrada de relgio e geralmente apresenta duas sadas: Q e Q .

J
K
Q
Q
Relgio

Figura: Flip-Flop J-K edge-trigered

3.2.3. Flip-Flop T
Um outro tipo de flip-flop o T (de toggle, que significa comutao). As suas tabelas
funcional e de excitao encontram-se na figura 2.
T Q
Q
Q
n
n
n
+1
0
1
Q Q T
n n

+1
0 0 0
0 1 1
1 0 1
1 1 0
tabela funcional
tabela de excitao

Figura: Tabelas funcional e de excitao do flip-flop T
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O flip-flop T apresenta o problema de no ter nenhum meio de o inicializar a um estado
desejado, sem ser atravs de um circuito que tome em conta o estado presente da sada do
prprio flip-flop.

3.2.4. Converso entre tipos de flip-flop's
Considerando os flip-flop's sncronos, possvel obter a funcionalidade de uns a partir dos
outros, com o auxlio de uma ou outra porta lgica.

O flip-flop J-K o mais verstil, permitindo emular outras funcionalidades com um mnimo
de portas adicionais.

J
K
Q
Q
Relgio
D
J
K
Q
Q
Relgio
T
Realizao dum flip-flop D com um J-K Realizao dum flip-flop T com um J-K

Figura: Utilizao dum Flip-Flop J-K para a realizao dum Flip-Flop D e T.

J por exemplo a obteno de um J-K a partir de um D requer um nmero de portas bem
maior.

I0
I1
I2
I3
A B
Y
MUX 4:1
1
0
J
K
D
Q
Q
Relgio

Figura: Obteno de um J-K edge-trigered a partir de um D edge-trigered


3.2.5. Entradas adicionais assncronas nos flip-flop's

Muitos flip-flop's sncronos edge-trigered disponveis em circuito integrado,
apresentam entradas adicionais assncronas.

A razo de ser destas entradas assncronas deriva da necessidade de inicializar muitas das
clulas de memria de um circuito quando este posto sob tenso - para dar um ponto de
partida definido para a evoluo do circuito ao longo dos sucessivos ciclos de relgio.

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Geralmente mais prtico que essa inicializao seja efectuada no por meio da
funcionalidade sncrona das clulas de memria - caso em que seria necessrio introduzir
uma complexidade adicional aos circuitos que geram as entradas sncronas das clulas - mas
por meio de sinais tais como preset e clear assncronos, bastando ento ligar uma linha
comum de inicializao ao preset ou ao clear de cada flip-flop (conforme o valor que se
pretende de inicializao).

A ttulo de exemplo, a figura seguinte representa o smbolo lgico de um flip-flop J-K com
entradas assncronas PRESET e CLEAR.

J
K
Q
Q
Relgio
PRESET
CLEAR

Figura: Flip-Flop J-K edge-trigered com entradas assncronas PRESET e CLEAR


3.2.6. Exemplos de flip-flop's disponveis em CI



174 - Hex D-Type flip-flops with single rail outputs and common clear

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109 - Dual J-K positive edge-trigered flip-flops with preset and clear



3.3. Anlise e sntese de circuitos sequenciais sncronos de baixa
complexidade

3.3.1. Introduo

A anlise de circuitos sequenciais, ou alis, de qualquer tipo de circuito, o processo de
obter uma descrio do seu funcionamento a partir do exame do circuito - exame esse feito
sobre o diagrama lgico.

A sntese de um circuito a tarefa inversa: partindo de uma descrio do funcionamento
pretendido para o circuito, constru-lo, ou seja, chegar ao diagrama lgico de um circuito
que exiba o funcionamento pretendido.

3.3.2. Mquinas de estados finitos

Uma mquina de estados finitos caracterizada essencialmente pelas seguintes
propriedades:

1 Requisito finito de memria o nmero de elementos de memria necessrio
para determinar as sadas finito;

2 Propriedade do disparo externo uma transio do estado interno nunca causa uma
subsequente transio nesse estado interno;

3 Propriedade do relgio nico existe uma nica entrada, designada por relgio,
que temporiza as mudanas de estado; todas as
mudanas de estado ocorrem em sincronismo com
o relgio;

4 Propriedade da vertente nica todas as variaes de estado interno ocorrem em
resposta transio de 0 para 1 numa varivel de
entrada (essa varivel de entrada o relgio). A
mudana de 1 para 0 nunca causa qualquer
variao no estado interno
1
.


1
claro que existiro tambm circuitos, em que a vertente activa possa ser de 1 para 0. O que essencial que
a vertente activa seja nica.
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Num ou noutro exemplo aparecero circuitos que utilizam as entradas assncronas, que
existem em muitos flip-flop's, para fins de inicializao. A operao dessas entradas
assncronas tratada parte do funcionamento sncrono.


3.3.3. Formas de descrio: diagramas de estado e tabelas de transio

Nos circuitos sequenciais as sadas dependem no s das entradas como tambm do estado
do circuito. Relembre-se que o estado do circuito definido pelo conjunto de valores das
sadas das clulas de memria que nele existem.

A forma de descrio dos circuitos sequenciais o diagrama de estados. Neste, cada estado
representado por uma oval etiquetada com a designao (ou smbolo) do estado.

As possveis transies a partir de cada estado so representadas por setas que partem desse
estado e que apontam para outros estados, ou para o mesmo estado (neste caso diz-se a
manuteno do estado).

O que decide, a partir de um determinado estado, as transies a efectivar, sero o conjunto
de valores das variveis de entrada.

A ttulo de exemplo, vejamos o diagrama de estados de um circuito sequencial com uma
nica entrada SEGUE alm da entrada de relgio.

1
1
1
1
0
0
0
0
A
B
C
D

Figura: Exemplo de um diagrama de estados apenas com uma varivel de entrada

Enquanto SEGUE = 1, percorre a sequncia de estados A, B, C, D, A, ....
Enquanto SEGUE = 0, mantm-se no mesmo estado.

Neste diagrama de estados, os 1s e os 0s associados setas so os valores da varivel de
entrada SEGUE que comandam as transies representadas pelas setas.

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Vamos agora, supor que o circuito dever produzir as sadas X e Y de acordo com a seguinte
lei:
Estado X Y
A
B
C
D
0 0
0 1
1 0
1 1


A
B
C
D
0/00
1/00
0/01
1/01
0/10
1/10
0/11
1/11
Formato: SEGUE / X Y

Figura: Diagrama de estados com transio de estados e respectivas sadas X e Y

Como neste caso as sadas no dependem directamente das entradas, mas apenas do estado,
aparecem combinaes de sada iguais nas duas transies que partem de cada estado.

Por vezes pode ser necessrio associar mais do que uma etiqueta a uma seta que representa
uma transio. o caso do exemplo da figura:

A
B
0/0
1/1
X/1
Formato: E / S

Figura: Exemplo de um diagrama de estados em que uma transio tem mais que uma etiqueta

Suponhamos um circuito com dois estados A e B, uma entrada E e uma sada S. No estado
A, a sada S deve reflectir o valor da entrada E, e no estado B a sada S deve estar
incondicionalmente a 1.

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A tabela de transio uma outra forma de representar o funcionamento de um circuito
sequencial. A tabela de transio ou tabela de estado seguinte semelhante a uma tabela de
verdade. Esta constituda por:

dois grupos de variveis independentes: as entradas e o estado presente;

e dois grupos de variveis dependentes - as sadas e o estado seguinte.

A tabela de transio contm a mesma informao que o diagrama de estados, mas sob uma
forma no to imediatamente apreensvel.

Estado Entradas Estado
presente SEGUE seguinte X Y
A A
A B
B B
B C
C C
C D
D D
D A
0 0 0
1 0 0
0 0 1
1 0 1
0 1 0
1 1 0
0 1 1
1 1 1
Sadas

Figura: Tabela de transio para o diagrama de estados


O ponto de partida do trabalho de sntese normalmente uma descrio verbal do
funcionamento do circuito, e o primeiro passo a obteno de uma primeira descrio
formal que corresponda a esse funcionamento. Para essa primeira descrio formal
utilizado quase sempre um diagrama de estados, uma vez que a representao mais
sugestiva para comparar com a descrio verbal.


3.3.4. Anlise

Como foi referido anteriormente, a anlise de circuitos sequenciais parte do exame do
diagrama lgico, e o resultado final ser uma descrio do seu funcionamento - sob a forma
de um diagrama de estados e, eventualmente uma descrio verbal.

O primeiro passo, ser a leitura a partir do diagrama lgico das expresses das
funes de excitao, isto , as funes aplicadas s entradas dos flip-flop's. A parte
combinacional do circuito que recebe as sadas dos flip-flop's e as entradas, e que tem por
sadas as variveis de excitao dos flip-flop's o descodificador de estado seguinte.
A tabela de excitao pode ento ser preenchida, e a partir desta, a tabela de
transio, ou ento directamente o diagrama de estados. Por fim, o diagrama de estados
poder sugerir uma descrio verbal da funo do circuito.


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Exemplo 1 - Considere-se o seguinte circuito:
J
K
Q
Q
Relgio
J
K
Q
Q
A
A
A
A
B
B
B
B
S
1
1

Figura: Circuito para estudo

Atendendo s tabelas do flip-flop J-K:
J K
0 0
0 1
1 0
Q
Q
Q
n
n
n
+1
0
1
1 1
Q Q J K
X
X
X
X
n n

+1
0 0 0
0 1 1
1 0 1
1 1 0
Tabela funcional Tabela de excitao

Figura: Tabelas do Flip-Flop J-K
e atendendo ao diagrama lgico, tiramos as funes de excitao:

J B S K
J A S K
A A
B B
= =
= =
.
.
1
1


e podemos ento preencher a tabela de excitao, que alis podemos combinar com a tabela
de transio numa tabela nica :
Q Q S J K J K Q Q
B
n
A
n
B B A A B
n
A
n ( ) ( ) ( ) ( ) + + 1 1
0 0 0 0 1 0 1 0 0
0 0 1 0 1 1 1 0 1
0 1 0 0 1 0 1 0 0
0 1 1 1 1 1 1 1 0
1 0 0 0 1 0 1 0 0
1 0 1 0 1 0 1 0 0
1 1 0 0 1 0 1 0 0
1 1 1 1 1 0 1 0 0
Estado
presente
Estado
seguinte

Figura: Tabela de excitao do circuito em estudo
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Da tabela de transio, desenha-se directamente o diagrama de estados.

0
1
1
00
01
10
11
X
X
0
Formato: (transies): S
Cdigo de estado:
Formato:
Q
B
Q
A

Figura: Diagrama de estados do circuito em estudo

A descrio verbal poderia ser: o circuito tem um estado de partida com o cdigo Q
B
Q
A
=00.
Quando a entrada S 1, avana para o estado 01, depois para o 10 e finalmente volta a 00.
Em qualquer estado, com S=0 volta ao estado 00. H um estado 11 que no faz parte da
sequncia principal.

A entrada S serve portanto de controlo para o avano na sequncia principal, composta pelos
estados 00, 01 e 10.


3.3.5. Mtodo de Sntese de Circuitos Sequenciais

Na sntese de circuitos sequenciais sncronos utilizam-se elementos de memria
sincronizados ou seja, elementos de memria em que cada um deles s pode mudar de
estado quando existir um impulso na respectiva entrada de relgio.

O procedimento de sntese de um circuito sequencial sncrono simples pode ser sumarizado
nos seguintes passos:

1 A partir da descrio verbal do problema, formar um diagrama de estados ou uma
tabela de estados e uma tabela de sadas, que traduzam o comportamento desejado para o
circuito. Testar cuidadosamente a tabela ou diagrama de estados, para que no haja estados
redundantes.

2 Determinar o nmero de variveis de estado necessrias e efectuar a codificao de
estados. Tentar atribuir cdigos adjacentes a estados:
que, para entradas iguais tm o mesmo estado seguinte
que so os estados seguintes de um mesmo estado (neste caso a parte varivel dos
cdigos dever reproduzir a parte varivel das combinaes de entrada a que eles
conduzem)
que tem especificaes iguais

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3 Escrever a tabela de transies.

4 Escolher o tipo de memria a utilizar.

5 Escrever as tabelas de excitao das entradas dos elementos de memria.

6 Deduzir as equaes de entrada dos elementos de memria e as equaes de sada do
sistema sequencial - determinao da malha combinatria.

7 Desenhar um diagrama lgico do circuito.



Exemplo:

Pretende-se implementar com flip-flops J-K o circuito que est representado no seguinte
diagrama de estados.














Figura: Diagrama de estados do circuito

A partir do diagrama de estados da figura 20 podemos escrever a tabela de transio ou de
estados :


Estado presente X Estado futuro Sada
I0
I0
I1
I1
I2
I2
0
1
0
1
0
1
I0
I1
I1
I2
I1
I0
0
0
0
0
1
1
Figura: Tabela de estados

Como existem trs estados distintos, precisamos de pelo menos dois bits para
codificar. A atribuio de cdigos pode ser a seguinte:

I0 00
I1 01
I2 10
I0
I2 I1
X=1/S=0
X=1/S=1
X=1/S=0
X=0/S=1
X=0/S=0
X=0/S=0
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A tabela de excitao para o circuito, utilizando flip-flops J-K, a que se apresenta na
figura:
J K
0 0
0 1
1 0
Q
Q
Q
n
n
n
+1
0
1
1 1
Q Q J K
X
X
X
X
n n

+1
0 0 0
0 1 1
1 0 1
1 1 0
Tabela funcional Tabela de excitao


Estado presente
Q1
(t)
Q0
(t)

X Estado futuro
Q1
(t+1)
Q0
(t+1)

J1 K1 J0 K0 S
0 0
0 0
0 1
0 1
1 0
1 0
0
1
0
1
0
1
0 0
0 1
0 1
1 0
0 1
0 0
0 X
0 X
0 X
1 X
X 1
X 1
0 X
1 X
X 0
X 1
1 X
0 X
0
0
0
0
1
1
Figura: tabela de excitao do exemplo

Seguidamente, por intermdio dos mapas de Karnaugh, determinam-se as equaes
de excitao do circuito


Figura: Mapas de karnaugh e circuito
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Exerccios:

1- Analise o circuito em baixo indicado de modo a obter a tabela de transio e a de excitao, assim como o
seu diagrama de estados.



Figura A1 Circuito sequencial com flip-flops J-K


2 Implemente um contador sncrono que mediante um sinal de controlo produza, frequncia do sinal de
relgio, os nmeros pares de 0 a 6, quando o sinal de controlo estiver a O, e os nmeros mpares quando o sinal
de controlo estiver a nvel I.
































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3.4. Contadores


Um contador consiste num circuito sequencial que segue uma sequncia de estados
predeterminada, isto o seu funcionamento no depende de entradas externas (para alm da
de relgio).


As utilizaes mais vulgares de contadores so:
- contagem de impulsos ou ocorrncias
- diviso de freqncia
- gerao de formas de onda faseadas



3.4.1 Aplicaes dos contadores

Contagem de impulsos ou ocorrncias

Neste caso o que se pretende que as sadas do contador percorram cdigos sucessivos de
uma sequncia de contagem pr-estabelecida.


A sequncia de contagem de um contador binrio de 4 bits tem o seguinte aspecto:


0001 0010 0011 Sadas
Relgio





Diviso de freqncia

Por diviso de freqncia entende-se a produo de uma sada cuja freqncia seja um
submltiplo da freqncia de um sinal de entrada. Para um divisor por 8, a sada ter a
seguinte evoluo temporal:



1 2 3 4 5 6 7 8 1 2 3 4
Sadas
Relgio







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Gerao de formas de onda faseadas

Existem muitos circuitos sncronos em que so empregues vrios relgios, geralmente com o
mesmo perodo e uma relao de fase constante. Nesses circuitos alguns, alguns dos
dispositivos so accionados por um relgio A, outros por um relgio B,

Os vrios relgios tm ento as suas vertentes activas distribudas ao longo de um perodo
global do sistema e o contador que tm por sadas esses relgios tem por sua vez de ser
accionado por um contador de perodo mais curto igual ou submltiplo da separao entre
dois relgios (de sada) que ocorram consecutivamente.

Um exemplo do tipo de formas de onda neste gnero de aplicao apresentado na figura
seguinte:

1 2 3 4 5 6 7 8 9 10 11
Sada 1
Relgio
Sada 2
Sada 3
Sada 4



Um tipo de contadores muito utilizado na gerao de ondas faseadas o dos contadores em
anel (ring counters).



3.4.2 Tipos de Contadores

3.4.2.1 Contadores Binrios

Um contador binrio segue uma sequncia de estados que corresponde sequncia do
cdigo binrio natural.

Num contador binrio de n bits, a sequncia de contagem corresponde aos nmeros entre 0 e
2
n-1
(por exemplo, um contador binrio de 4 bits efectua uma contagem entre 0 e 15).


3.4.2.2 Contadores Binrios Ripple (ou assncronos)

Existe apenas um flip-flop que est ligado ao sinal de relgio. Nos restantes, cada um deles
reage com base num sinal de sada de outro flip-flop.

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Os contadores ripple so caracterizados por mudanas de estado afectadas por transitrios
que correspondem aos vrios estgios da propagao da comutao


Esquemtico de um contador Ripple de 4 bits:




Implementao de contadores ripple (descendente)

(Liga-se a entrada de relgio de cada Flip_Flop J-K sada Q do flip-flop Anterior)





















J K
0 0
0 1
1 0
Q
Q
Q
n
n
n
+1
0
1
1 1
Q Q J K
X
X
X
X
n n

+1
0 0 0
0 1 1
1 0 1
1 1 0
Tabela funcional Tabela de excitao
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3.4.2.3 Contadores Binrios Sncronos

Todos os flip-flops reagem em simultneo. Possuem um sinal de relgio comum a todos
eles.


Esquemtico de um contador sncrono




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3.4.3 Projecto de Contadores

Contador Up-Down de 3 bits
































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3.5. Registos

So circuitos constitudos por um determinado nmero de Flip-flops D (geralmente), de
entradas e sadas independentes mas que tm em comum a entrada de relgio e eventuais
entradas de controlo.

- A maioria dos CIs deste tipo apresenta apenas a sada Q de cada flip-flop (mais comum).

- H tambm os CIs double-rail que apresentam as sadas Q e Q.


3.5.1. Registos de deslocamento (Shift registers)

So constitudos por uma cadeia de clulas de memria sncronas, interligadas de maneira a
que os valores das sadas dos flip-flops sofram um deslocamento em cada vertente activa do
relgio.

Um registo de deslocamento bsico de 3 bits ser:

A
D
Q1
Q4
ENB
A
D
Q1
Q4
ENB
A
D
Q1
Q4
ENB
Entrada
Srie
Relgio
Q
A
Q
B
Q
C



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Para alm desta funo caracterstica de deslocamento, h vrias funes adicionais
possveis:
Carregamento em paralelo
Deslocamento nas duas direces, selectivamente
Enable da operao de deslocamento
Clear (sncrono ou assncrono)


3.5.2. Register Files (Ficheiros de Registos)

Os Register Files consistem num certo nmero de registos ou latches todos com o mesmo
nmero de bits de largura, e com um percurso comum para os dados de entrada e tambm
um percurso comum para os dados de sada.

Entradas adicionais de seleco designam o registo que est a ser escrito ou lido.

Para a operao de escrita necessrio que exista uma linha de entrada de relgio (ou de
enable no caso de serem latches). Para a operao de leitura basta o sinal de seleco.



3.6. Dispositivos Combinacionais de Lgica Programvel

Memrias Mortas (ROM, PROM, EPROM)

ROM Read Only Memory (mais simples)
PROM Programmable Rom
EPROM Erasable Programmable Rom

A diferena que a ROM programada durante o fabrico. A PROM programada em
campo. A EPROM pode ser apagada.

ROM Bsica:


Q
A
Q
B
Q
C
Q
D
ROM
Sadas
E
n
d
e
r
e

o
s
Linhas de
Entrada de
Seleco



Se o endereo consistir em N bits, a ROM tem 2
N
clulas de D bits cada uma.