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Memrias de Acesso Aleatrio(Random Access Memories - RAMs) As memrias RAMs so empregadas para armazenamento temporrio de programas e dados.

Principal vantagem: operaes de leitura/escrita com iguais facilidades. Principal desvantagem: volatilidade. Arquitetura das Memrias RAMs RAMs so encontradas nas capacidade: 1K !K "K 1#K 1$"K $%#K 1& $& !& "& 1#& '$& #!& 1$"& $%#& %1$& 1( )ma RAM apresenta palavras de 1 ! " 1# '$ *its. RAM #!+",palavras-*its Para economizar pinos na periferia do ./ as memrias RAMs com*inam o pino de entrada/sa0da de dados em um 1nico pino.

2ig.1 Operao de Leitura: Operao de scrita: Mem!ria est" selecionada Mem!ria est" desselecionada Memrias RAMs Estticas SRAMs. As SRAMs armazenam os dados en3uanto a tenso de alimentao estiver aplicada ao circuito integrado. A c4lula de memria pode ser um latc5 ou flip,flop. 6ecnologias de SRAMs: 7ipolar &89 e 7i.&89. 6ecnologias mais usuais: :&89 e .&89. Operao Seleciona Circuito: Todas as entradas/sadas em Hi-Z

As SRAMs *ipolares so mais rpidas en3uanto as &89 apresentam menor custo e maior capacidade. Temporiza o de SRAM. A nomenclatura dos par;metros varia de fa*ricante para fa*ricante. .iclo de <eitura

2ig.$

#ar$metro %e&inio t> instante de aplicao do novo endereo Tempo de Acesso 4 o intervalo de tempo entre a aplicao de um novo endereo e a colocao de dados vlidos t1,t>?tA.. nas sa0das. t.8 tempo entre a ativao do sinal seleciona circuito e as sa0das irem de @i,A para dados vlidos. t8B tempo entre a desa*ilitao do sinal seleciona circuito e as sa0das de dados se tornarem invlidas. tC. tempo do ciclo de leitura t> at4 t! en3uanto o endereo fica vlido.

.iclo de =scrita

#ar$metro %e&inio tA9 tempo de preparao do endereo tD intervalo de tempo de escrita tB9 tempo de setupEpreparaoF tB@ tempo de reteno tA@ tempo de reteno de endereo tD. tempo do ciclo de escrita

2ig. ' )ma memria SRAM 4 o c5ip HM-'()*/++, RAM ST-T.CA CMOS organizada com )/0* 1 * palavras-*its tenso de alimentao % >G ass0ncrona da /ntersil.

scol2endo a SRAM Ade3uada Beterminar um soluo 9CA& no 4 to simples e fcil como parace ser a primeira vista.=scol5er a 9CA& correta para um dada aplicao 4 uma deciso *aseada em preo e performance da 9CA&.Para encontrar o compromisso associado com a largura de *anda deve,se levar em considerao alguns fatores como fre3uHncia m+ima de operao latHncia temporizaes do *arramento entre outros. As Op4es AS56CHRO6O7S SRAM8 At4 1II1 a escol5a era fcil.As 9CA&s eram ass0ncronas.As caracter0sticas determinantes eram taman5o velocidade e comprimento da palavra.6odas as verses funcionavam do mesmo modo.6odas tin5am tenso de alimentao de %G os mesmos terminais de controleE.=J 8=J D=JF e a mesma ar3uitetura *sica.9CA& ass0ncrona torna a escol5a simples mas apresenta uma performance limitada. S56C97RST SRAM8 Por volta de 1II$ as memrias KsLnc5ronous *urstK ou 9Lnc7urst 9CA&s comearam a ser usadas como memrias Kcac5eK para microprocessadores.9Lnc7urst 9CA&s foram inicialmente desenvolvidadas para aplicaes de memrias Kcac5eK de alta velocidade e com es3uemas de controle mais comple+os por4m elas evolu0ram para memrias Mcac5eK de microprocessadores Pentium e PoNerP. com sucesso. Bevido a alta demanda esses dispositivos tornaram,se KcommoditLK oferecido por vrios fa*ricantes..om alta disponi*ilidade e+celentes preos e grande largura de *anda a 9Lnc7urst 9CA& 4 e+tremamente popular em telecomunicaes redes e outras aplicaes empregando tecnologia B9P A9/. e arranOos programveis. Z RO 97S T7R6ARO76%:Z9T; SRAM8 9Lnc7urst 9CA& foram desenvolvidas para aplicaes em Kcac5eK dentro de sistemas com microprocessadores o 3ue re3uer um complicado es3uema de controle. 6am*4m foram proOetadas para ciclos mortos ou :8PsE:o 8perationsF inseridos 3uando a memria transita de operaes C=ABs para DC/6=s reduzindo a largura de *anda dispon0vel. Acrescentar ciclos :8Ps limitam a performance em aplicaes de telecomunicaes e redes onde o flu+o de dados 3ue entram e saiem so cont0nuos. A76EAero 7us 6urnaroundF 9CA&s foram desenvolvidas para eliminar os ciclos mortos do *arramento.A76 9CA& tem uma lgica muito mais simples 3ue 9Lnc7urst 9CA& tornando,a mais fcil de controlar e minimizando os pinos dos ./s A9/.. LAT <R.T SRAM8 9Lnc7urst e A76 9CA&s co*rem larga fai+a de aplicaes mas outras aplicaes necessitam da altas fre3uHncias de operao. A <ate Drite 9CA& 4 semel5ante P 9Lnc7urst 9CA& mas foi desenvolvida para atender as necessidades de sistemas com

clocQsEno *arramentoF de 1##&@z e maiores. %O79L %ATA RAT :%%R; SRAM8 Para alta performance de sistemas a BBC 9CA& tem a ta+a de transferHncia de dados mais alta poss0vel.)sando uma ar3uitetura de ta+a dupla de dados a ta+a de dados pode ser duas vezes a fre3uHncia do clocQ de entrada da 9CA&.Por e+emplo uma ta+a de transferHncia de dados igual a '>>&@z pode ser controlada com sinais de controle e e clocQ de 1%>&@z./sto possi*ilita um proOeto mais simples dos ./s A9/. do 3ue seria necessrio para clocQ de '>>&@z. Memrias RAMs !in"micas - !RAMs 6ecnologia &89: a c4lula de memria 4 um capacitor de alguns picofarads. .aracter0sticas alta capacidade *ai+o consumo velocidade moderada

Besvantagens refrescamento circuito e+terno suporte circuito interno suporte

de de

menor custo

endereamento comple+o

mais

A densidade t0pica de uma %RAM 4 3uatro vezes a densidade de uma SRAM.=n3uanto o consumo de potHncia de uma %RAM 4 um se+to a metade do consumo de uma SRAM. 8 custo de armazenamento por *it de uma %RAM 4 um 3uinto a um 3uarto de uma SRAM. Estrutura e #pera o de uma !RAM. As memrias RAM din$micas armazenam os )s e /s como cargas em pe3uenos capacitores .&89 Ealguns picofaradsF. .omo estes capacitores tendem a perder cargas com decorrer do tempo as %RAMs precisam periodicamente recarregar as c4lulas de memriasEcapacitoresF.=sta operao 4 denominada re$rescamento(re$res%in&) de uma %RAM.8 per0odo de refrescamento t0pico para as %RAMs atuais varia de $ a "ms. A c4lula de memria de uma %RAM 4 constitu0da por um capacitor e circuitos associados para prover os meios necessrios para o refrescamento da c4lula de memria.A 2ig.! mostra a representao da c4lula de memria de uma %RAM.

2ig.! As c5aves S<) a S<* so &892=6 3ue so controladas pelas vrias sa0das dos decodificadores de endereos e sinais de leitura/escrita.

Operao de scrita: Operao de Leitura:

S<) S<0 O68 S<, S<* O==8 S<0> S<,> S<* O68 S<) O==8

8 Ampli$icador Sensor(Sense Ampli$ier) compara a tenso da c4lula com uma tenso de referHncia para determinar se o valor lgico armazenado 4 / ou ) fornece um valor de tenso de > ou %G na sa0da de dados. =sta tenso de sa0da 4 ligada P c4lula atrav4s das c5aves S<0 e S<* e refresca a tenso do capacitor carregando,o ou descarregando,o.8u seOa o dado armazenado 4 refrescado cada vez 3ue a c4lula 4 lida. A ar3uitetura interna de uma %RAM 4 mostrada na 2ig.% onde 1#.'"! c4lulas esto arranOadas em uma matriz 1$"-1$" onde cada c4lula ocupa uma posio 1nica em uma lin5a e em uma coluna dentro da matriz. 9o necessrios 1! *its de endereos para selecionar uma c4lula os endereos mais *ai+os A/ at4 A' selecionam a lin5a e A? at4 A), selecionam a coluna. =sta %RAM tem uma capacidade igual a 1#K + 1 palavras-*its.

2ig.%

Multiple'a o de Endereos em !RAMs. As %RAMs so fa*ricadas em c5ips de alta capacidade de armazenamento re3uerendo um grande n1mero de *its de endereos. Para reduzir o n1mero de pinos de endereos de uma %RAM os fa*ricantes empregam a multiple+ao de endereos onde cada pino de entrada pode acomodar dois *its de endereo diferentes. A %RAM TMS**)//> !& - 1 6e+as /nstruments. Biagrama de 7locos.

2ig.# As lin5as de endereos so multiple+adas ento os $$,*its de endereos so apresentados na entrada de endereos da %RAM em dois *locos de 11,*its 3ue vo para os registradores de lin5as e de colunas: o registrador de lin5as armazena os 11,*its superiores do endereo e o registrador de colunas armazena os 11,*its inferiores de endereos. Bois sinais de entrada importantes controlam 3uando os *its de endereos so registrados: Ro@ Address StroAe Column Address StroAe Batil2a o reCistrador de ))-Aits de endereos de lin2a Batil2a o reCistrador de ))-Aits de endereos de coluna

8s $$,*its de endereos so aplicados na %RAM em duas etapas atrav4s do uso dos sinais e ativos 7A/-89 conforme mostra a 2ig.R a*ai+o.

2ig.R

A %RAM no possui uma entrada de seleciona circuitoE (S-(%ip SelectF. 8s sinais e realizam a funo de seleciona circuito desde 3ue os dois sinais devem ser 7A/-89 para os decodificadores selecionarem uma c4lula para leitura ou escrita. Re&erDncia: 2ttp://@@@8&ortunecitE8com/AallE/doneCal/+F/sistGaula0G/'G)82tm

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