Fundamentos de los Sistemas Digitales

Jose Antonio Ceballos Leva

1Grado en ingeniera Informtica [UNED] 2011/2012

ndice
Tema 1. Introduccin al procesamiento digital ............................................................................................................ 11 Procesamiento digital de la informacin ............................................................... 12 Sistemas de informacin ....................................................................................................... 12 Sistemas analgicos ................................................................................................................ 12 Sistemas digitales .................................................................................................................... 12 Funciones combinacionales y secuenciales imprescindibles ......................... 13 Desarrollo de circuitos........................................................................................................... 13 Funciones combinacionales ................................................................................................. 13 Funciones secuenciales ......................................................................................................... 13 Funciones de temporizacin ............................................................................................... 13 lgebra de Boole ............................................................................................................. 14 Componentes ............................................................................................................................. 14 Tablas de verdad y diagramas de Venn........................................................................... 14 Postulados .................................................................................................................................. 14 Teoremas .................................................................................................................................... 14 Representacin de funciones Lgicas. Formas cannicas ................................ 15 Forma normal disyuntiva ..................................................................................................... 15 Forma normal conjuntiva ..................................................................................................... 15 Representacin de funciones lgicas. NAND o NOR ............................................ 16 NAND ............................................................................................................................................ 16 NOR ............................................................................................................................................... 16 Minimizacin de circuitos ............................................................................................ 17 Minimizacin mediante lgebra de Boole ...................................................................... 17 Minimizacin mediante diagramas de V-K .................................................................... 17 Tema 2. Lgica combinacional I: Funciones aritmtico-lgicas ............................................................................. 19 Representacin de nmeros positivos y negativos ............................................ 20 Tipos de representacin ....................................................................................................... 20 Sumadores ......................................................................................................................... 21 Semisumadores ........................................................................................................................ 21 Sumadores completos ............................................................................................................ 21 Semirestadores ......................................................................................................................... 21 Restadores completos ............................................................................................................ 21 Sumador serie ........................................................................................................................... 21 Sumador paralelo con acarreo adelantado .................................................................... 21 Sumadores en complemento a 1................................................................................ 22 Gestin del problema del rebose. Definicin ................................................................ 22 Gestin del problema del rebose. Funciones ................................................................ 22 Comparadores.................................................................................................................. 23 Comparadores bsicos ........................................................................................................... 23 Comparadores en paralelo ................................................................................................... 23 Unidades aritmtico-lgicas ....................................................................................... 23 Definicin .................................................................................................................................... 23 Funciones .................................................................................................................................... 23 Tema 3. Lgica combinacional II: Ruta de datos .......................................................................................................... 25 Multiplexos........................................................................................................................ 26 Definicin .................................................................................................................................... 26 Sintetizacin de funciones lgicas mediante multiplexos ....................................... 26 Agrupacin de Multiplexos .................................................................................................. 26 Demultiplexos .................................................................................................................. 27 Definicin .................................................................................................................................... 27 Funciones .................................................................................................................................... 27 3

Codificadores BCD-Decimal ................................................................................................. 27 Codificadores BCD-7Segmentos......................................................................................... 27 Codificadores con prioridad ....................................................................................... 28 Definicin .................................................................................................................................... 28 Funcionamiento ....................................................................................................................... 28 Amplificadores y transmisores-receptores de buff ............................................ 28 Amplificadores (Buffers-drivers) ...................................................................................... 28 Transmisores-receptores de bus (bus-transceivers) ................................................ 28 Tema 4. Lgica combinacional programable ................................................................................................................. 29 Procesamiento digital de la informacin ............................................................... 30 Introduccin .............................................................................................................................. 30 Componentes PLDs ................................................................................................................. 30 Simplificacin (Conexiones y puertas) ............................................................................ 30 Memorias PROM, EPROM, EEPROM y FLASH ......................................................... 31 Evolucin y clasificacin ....................................................................................................... 31 Transistores de puerta flotante y mecanismos de borrado ............................ 32 Puertas flotantes ...................................................................................................................... 32 Borrado de EPROM ................................................................................................................. 32 Borrado de EEPROM............................................................................................................... 33 Borrado de FLASH ................................................................................................................... 33 Organizacin interna y ejemplos de EEPROM y FLASH ..................................... 34 Organizacin interna .............................................................................................................. 34 EPROMS ....................................................................................................................................... 34 EEPROM....................................................................................................................................... 34 FLASH ........................................................................................................................................... 34 PALs y PLAs ....................................................................................................................... 35 Definicin .................................................................................................................................... 35 PALs .............................................................................................................................................. 35 PLAs .............................................................................................................................................. 35 Configuraciones de salida ............................................................................................ 35 Tipos de salidas ........................................................................................................................ 35 Tema 5. Exigencias computacionales de la lgica secuencial: Circuitos biestables ....................................... 41 Introduccin a los autmatas finitos. Concepto de estado ............................... 42 Definicin y componentes .................................................................................................... 42 Modelo secuencial ................................................................................................................... 42 El tiempo en digital: Comportamiento sncrono y asncrono ......................... 43 Definicin .................................................................................................................................... 43 Biestables .......................................................................................................................... 44 Definicin .................................................................................................................................... 44 R-S Bsico ................................................................................................................................... 44 R-S Sincronizado a niveles ................................................................................................... 44 Disparo por flancos ................................................................................................................. 45 R-S Sincronizado a nivel y con entradas asncronas de Preset y Clear ............... 45 Biestables J-K.................................................................................................................... 46 Definicin .................................................................................................................................... 46 Configuracin Master-Slave ................................................................................................. 46 Biestables T-D .................................................................................................................. 47 Definicin .................................................................................................................................... 47 Biestable D disparado por flancos..................................................................................... 47 Tema 6. Introduccin al diseo secuencial: Contadores y registros .................................................................... 49 Introduccin al diseo secuencial con biestables D,T y J-K ............................. 50 Diseo con biestables D......................................................................................................... 50 Diseo con biestables T ......................................................................................................... 50 4

Diseo con biestables J-K ...................................................................................................... 50 Procedimiento general de sntesis ........................................................................... 51 Pasos para el procedimiento general ............................................................................... 51 Representacin, anlisis y sntesis modular de autmatas con PLDs .......... 52 Representacin ......................................................................................................................... 52 Sntesis ......................................................................................................................................... 53 Anlisis ......................................................................................................................................... 54 Diseo con biestables J-K ............................................................................................. 55 Ordenacin de los estados.................................................................................................... 55 Reglas ........................................................................................................................................... 55 Contadores ........................................................................................................................ 56 Definicin .................................................................................................................................... 56 Contadores asncronos .......................................................................................................... 56 Contadores sncronos ............................................................................................................ 57 Aplicacin del mtodo general a la sntesis de contadores con PLDs ................. 57 Registros de desplazamiento ...................................................................................... 58 Definicin .................................................................................................................................... 58 Clasificacin y aplicaciones .................................................................................................. 58 Tema 7. Temporizadores y relojes .................................................................................................................................... 59 Circuitos de tiempo ........................................................................................................ 60 Clasificacin ............................................................................................................................... 60 Monoestables ................................................................................................................... 61 Definicin .................................................................................................................................... 61 Esquemas .................................................................................................................................... 61 Astables .............................................................................................................................. 62 Definicin .................................................................................................................................... 62 Esquemas .................................................................................................................................... 62 Circuitos de tiempo 555................................................................................................ 63 Definicin y componentes .................................................................................................... 63 Funcionamiento como monoestable ................................................................................ 64 Funcionamiento como astable ............................................................................................ 64 Funcionamiento como detector de omisin de pulsos ............................................. 64 Temporizadores programables ................................................................................. 65 Definicin .................................................................................................................................... 65 Esquema funcional .................................................................................................................. 65 Relojes................................................................................................................................. 66 Definicin .................................................................................................................................... 66 Oscilaciones ............................................................................................................................... 66 Tema 8. Memorias RAM y CAM ........................................................................................................................................... 71 Memorias de lectura/escritura voltiles ................................................................ 72 Clasificacin ............................................................................................................................... 72 Organizacin de las memorias RAM estticas (SRAM) ...................................... 73 Esquema ...................................................................................................................................... 73 Modo de funcionamiento ...................................................................................................... 73 Tiempos de lectura/escritura ............................................................................................. 73 Evolucin de las SRAM .................................................................................................. 74 Evolucin SRAM asncronas ................................................................................................ 74 Evolucin SRAM sncronas................................................................................................... 74 Celdas RAM estticas (SRAM) en tecnologa bipolar .......................................... 75 Descripcin funcional ............................................................................................................ 75 SDB-SRAM (SRAM con diodos de barrera Schottky) ................................................. 75 Celdas RAM estticas (SRAM) en tecnologa MOS................................................ 76 Modelo con 6 transistores NMOS de realce ................................................................... 76 5

Modelo con 4 transistores NMOS ...................................................................................... 76 Organizacin de las memorias RAM dinmicas (DRAM) .................................. 77 Introduccin .............................................................................................................................. 77 Esquema temporal .................................................................................................................. 77 Modificaciones .......................................................................................................................... 78 DRAM sncronas con bancos mltiples ........................................................................... 78 Celdas RAM dinmicas (DRAM) en tecnologa MOS ............................................ 79 Introduccin .............................................................................................................................. 79 Evolucin del diseo............................................................................................................... 79 Modelo con un solo transistor ............................................................................................ 80 Tema 9. Memorias de acceso secuencial ......................................................................................................................... 81 Organizaciones de acceso secuencial ...................................................................... 82 Organizacin FIFO ................................................................................................................... 82 Organizacin LIFO ................................................................................................................... 82 Estructuras CCD ....................................................................................................................... 82 Etapas dinmicas en MOS y CMOS ............................................................................. 83 Modelo de registro bsico .................................................................................................... 83 Modelo de registro en lgica dinmica............................................................................ 83 Modelo de registro en tecnologa CMOS ......................................................................... 83 Estructuras CCD ............................................................................................................... 84 Introduccin .............................................................................................................................. 84 Estructura ................................................................................................................................... 84 Cronograma ............................................................................................................................... 84 Memorias FIFO sobre celdas RAM en CMOS .......................................................... 85 Introduccin .............................................................................................................................. 85 Tipos de FIFO ............................................................................................................................ 85 Arquitectura de las FIFO-RAM ............................................................................................ 85 Aplicaciones de las FIFO ............................................................................................... 86 Introduccin .............................................................................................................................. 86

BLOQUE I. LGICA COMBINACIONAL

ndice
Tema 1. Introduccin al procesamiento digital ............................................................................................................ 11 Procesamiento digital de la informacin ............................................................... 12 Sistemas de informacin ....................................................................................................... 12 Sistemas analgicos ................................................................................................................ 12 Sistemas digitales .................................................................................................................... 12 Funciones combinacionales y secuenciales imprescindibles ......................... 13 Desarrollo de circuitos........................................................................................................... 13 Funciones combinacionales ................................................................................................. 13 Funciones secuenciales ......................................................................................................... 13 Funciones de temporizacin ............................................................................................... 13 lgebra de Boole ............................................................................................................. 14 Componentes ............................................................................................................................. 14 Tablas de verdad y diagramas de Venn........................................................................... 14 Postulados .................................................................................................................................. 14 Teoremas .................................................................................................................................... 14 Representacin de funciones Lgicas. Formas cannicas ................................ 15 Forma normal disyuntiva ..................................................................................................... 15 Forma normal conjuntiva ..................................................................................................... 15 Representacin de funciones lgicas. NAND o NOR ............................................ 16 NAND ............................................................................................................................................ 16 NOR ............................................................................................................................................... 16 Minimizacin de circuitos ............................................................................................ 17 Minimizacin mediante lgebra de Boole ...................................................................... 17 Minimizacin mediante diagramas de V-K .................................................................... 17 Tema 2. Lgica combinacional I: Funciones aritmtico-lgicas ............................................................................. 19 Representacin de nmeros positivos y negativos ............................................ 20 Tipos de representacin ....................................................................................................... 20 Sumadores ......................................................................................................................... 21 Semisumadores ........................................................................................................................ 21 Sumadores completos ............................................................................................................ 21 Semirestadores ......................................................................................................................... 21 Restadores completos ............................................................................................................ 21 Sumador serie ........................................................................................................................... 21 Sumador paralelo con acarreo adelantado .................................................................... 21 Sumadores en complemento a 1................................................................................ 22 Gestin del problema del rebose. Definicin ................................................................ 22 Gestin del problema del rebose. Funciones ................................................................ 22 Comparadores.................................................................................................................. 23 Comparadores bsicos ........................................................................................................... 23 Comparadores en paralelo ................................................................................................... 23 Unidades aritmtico-lgicas ....................................................................................... 23 Definicin .................................................................................................................................... 23 Funciones .................................................................................................................................... 23 Tema 3. Lgica combinacional II: Ruta de datos .......................................................................................................... 25 Multiplexos........................................................................................................................ 26 Definicin .................................................................................................................................... 26 Sintetizacin de funciones lgicas mediante multiplexos ....................................... 26 Agrupacin de Multiplexos .................................................................................................. 26 Demultiplexos .................................................................................................................. 27 Definicin .................................................................................................................................... 27 Funciones .................................................................................................................................... 27 9

Codificadores BCD-Decimal ................................................................................................. 27 Codificadores BCD-7Segmentos......................................................................................... 27 Codificadores con prioridad ....................................................................................... 28 Definicin .................................................................................................................................... 28 Funcionamiento ....................................................................................................................... 28 Amplificadores y transmisores-receptores de buff ............................................ 28 Amplificadores (Buffers-drivers) ...................................................................................... 28 Transmisores-receptores de bus (bus-transceivers) ................................................ 28 Tema 4. Lgica combinacional programable ................................................................................................................. 29 Procesamiento digital de la informacin ............................................................... 30 Introduccin .............................................................................................................................. 30 Componentes PLDs ................................................................................................................. 30 Simplificacin (Conexiones y puertas) ............................................................................ 30 Memorias PROM, EPROM, EEPROM y FLASH ......................................................... 31 Evolucin y clasificacin ....................................................................................................... 31 Transistores de puerta flotante y mecanismos de borrado ............................ 32 Puertas flotantes ...................................................................................................................... 32 Borrado de EPROM ................................................................................................................. 32 Borrado de EEPROM............................................................................................................... 33 Borrado de FLASH ................................................................................................................... 33 Organizacin interna y ejemplos de EEPROM y FLASH ..................................... 34 Organizacin interna .............................................................................................................. 34 EPROMS ....................................................................................................................................... 34 EEPROM....................................................................................................................................... 34 FLASH ........................................................................................................................................... 34 PALs y PLAs ....................................................................................................................... 35 Definicin .................................................................................................................................... 35 PALs .............................................................................................................................................. 35 PLAs .............................................................................................................................................. 35 Configuraciones de salida ............................................................................................ 35 Tipos de salidas ........................................................................................................................ 35

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Tema 1. Introduccin al procesamiento digital

1. Procesamiento digital de la informacin 2. Funciones combinacionales y secuenciales imprescindibles 3. lgebra de Boole 4. Representacin funciones lgicas. Formas cannicas 5. Representacin funciones lgicas. NAND o NOR 6. Anlisis y sntesis de circuitos 7. Minimizacin de circuitos

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Procesamiento digital de la informacin

Sistemas de informacin
Todo sistemas que procesa informacin consta de cuatro partes, el conjunto de las variables de entrada, el conjunto de las variables de salida, el conjunto de reglas de transformacin las cuales utilizan los contenidos de memoria para generar las variables de salida a partir de las de entrada.

Sistemas analgicos
Las variables de entrada y salida son magnitudes fsicas, en general seales elctricas, admitiendo valores de un espectro continuo entre dos valores extremos. Las reglas de computacin producen seales y(t) continuas combinando las entradas y los contenidos de memoria mediante operaciones lineales o no. Existen numerosos mdulos para la realizacin de todas las tareas.

Sistemas digitales
Las variables de entrada y salida solo pueden tener 2 valores exactos o 0 o 1, Las reglas computaciones producen representaciones binarias de salida combinando los valores binarios de entrada con el contenido de la memoria mediante operadores digitales. El conjunto completo de operadores digitales se pueden representar mediante solo un tipo de mdulo NAND o NOR.

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Funciones combinacionales y secuenciales imprescindibles

Desarrollo de circuitos
La electrnica digital tienen como tarea fundamental busca circuitos que satisfagan determinadas necesidades, siguiendo una serie de pasos: 1- Descripcin de la computacin en lenguaje natural de forma clara. 2- Traslacin de esa descripcin a un conjunto de especificaciones funcionales en un lenguaje formal lgico. 3- Reescritura de la descripcin formal en trminos del modelo computacional. 4- Sntesis modular del sistema en un conjunto de operadores mnimos.

Funciones combinacionales
Estn compuestas de: Operaciones aritmtico-lgicas, funciones de ruta de datos y circuitos cambiadores de cdigo. El desarrollo se estas se logra a travs de 3 pasos: 1- Representar: Consiste en encontrar un procedimiento para describir de forma completa la funcin, existiendo dos formas diferentes; intenso y extenso. 2- Analizar Consiste en encontrar la representacin de funciones lgicas que lo componen. 3- Sintetizar Consiste en el desarrollo que realiza que realiza fsicamente la funcin representada, realizando exactamente la misma relacin entre las variables de entrada y de salida.

Funciones secuenciales
Cuando un circuito necesita conocer adems de sus entradas actuales las anteriores o su estado decimos que el sistema usa memoria. Los componentes principales son: Contadores, Registros de desplazamiento, Temporizadores y Memoria RAM. Para la sntesis de funciones secuenciales necesitamos los mismos operadores de las funciones combinacionales mas un medio para representar el retardo o lo que es lo mismo; el estado o las entradas anteriores, esto se hace mediante biestables o con diferentes funciones de disparo.

Funciones de temporizacin
Existen tanto sncronas como asncronas y sirven para el enlazamiento o la correcta relacin entra las funciones combinacionales y secuenciales. Sus principales tipos son: Monoestables, Osciladores astables, Temporizadores programables y Relojes monofsicos y polifsicos.

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lgebra de Boole
Componentes
1- Smbolos literales: representan cosas, como sujeto de nuestras concepciones. 2- Smbolos de operacin: representan operaciones lgicas por medio de las cuales se pueden combinar conceptos o formar algunos nuevos. 3- Signo de identidad: Es aquel que asigna la operacin con su definicin.

Tablas de verdad y diagramas de Venn

Algo

Postulados
1- Las operaciones + y x son cerradas. El resultado de aplicarlas a las variables del conjunto genera variables del mismo. 2- Existen elementos neutros para cada operacin. 0 para + y 1 para x. 3- Ambas operaciones son conmutativas. (No importa el orden dentro de la misma operacin) 4- Ambas operaciones son distributivas.(Se pueden combinar entre las operaciones) ( ) ( ) 5- Complementariedad: para cada variable existe una complementaria.

Teoremas
1- Doble complementacin. Cualquier variable complementada dos veces es igual a ella misma sin complementar. 2- Idempotencia: Cualquier variable + o x consigo misma es igual a ella misma. 3- Absorcin: ( ) ( ) 4- Adyacencia: 5- Teoremas de Morgan

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Representacin de funciones Lgicas. Formas cannicas

Forma normal disyuntiva
Esta forma representa las funciones como suma de los productos mnimos (o mintrminos) multiplicados por su variable de control, as pues, la funcin contienen aquellos mintrminos en los que la variable de control sea 1. Por ejemplo la funcin AND que solo se cumple en (1,1) queda definida por el mintrmino m3. Mientras que la funcin OR queda definida por la suma de m1 y m2. ( ( ) ) ( ( ) ) ( ( ) ) ( ( ) )

Forma normal conjuntiva

Esta forma representa funciones como multiplicacin de las suma mximas (o maxtrminos) multiplicadas por su variable de control, as pues, la funcin contiene todos aquellos maxtrminos en los que la variable de control sea 0. Por ejemplo la funcin AND queda definida por m0, m1 y m2. Mientras que la funcin OR queda definida por la multiplicacin de m0 y m3. ( ( ) ) ( ( ) ) ( ( ) ) ( ) ( )

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Representacin de funciones lgicas. NAND o NOR

NAND
Consiste en convertir cualquier tipo de operacin, tanto sumas como multiplicaciones o negaciones a operaciones NAND. Para ello existen dos mtodos, por un lado est el uso de las leyes de Boole para mediante operaciones convertir todo en operaciones NAND aunque tambin existe una conversin fsica consistente en una agrupacin de puertas NAND que cumple la misma funcin que una puerta AND, OR o NOT. Para puertas NOT solo debemos usar una puerta NAND a la que introducimos en mismo valor en las 2 entradas, para puertas AND colocamos 2 puertas NAND en serie ya que la primera har la operacin de multiplicacin y la segunda complementar el resultado mediante la solucin expuesta anteriormente. Por ltimo la puerta OR aplica una complementacin a cada valor y cada uno de estos valores complementados va a una tercera puerta NAND, ya que si complementamos unos valores y sus operaciones obtenemos el mismo valor(Do9ble complementacin).

NOR
Consiste en convertir cualquier tipo de operacin, tanto sumas como multiplicaciones o negaciones a operaciones NOR. Para ello existen dos mtodos, por un lado est el uso de las leyes de Boole para mediante operaciones convertir todo en operaciones NOR aunque tambin existe una conversin fsica consistente en una agrupacin de puertas NOR que cumple la misma funcin que una puerta AND, OR o NOT. Para puertas NOT solo debemos usar una puerta NOR a la que introducimos el mismo valor por ambas entradas, para puertas NAND aplicamos la misma tcnica que para puertas OR con puertas NAND y finalmente para puertas OR aplicamos una puerta OR primero y despus complementamos el resultado.

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Minimizacin de circuitos
Minimizacin mediante lgebra de Boole
Es un mtodo complejo de minimizacin puesto que requiero la aplicacin de los distintos teoremas y postulados que caracterizan al algebra de Boole, pero que permiten unos resultados inmediatos y que en caso de no tratarse de la aplicacin del teorema de absorcin no se podran conseguir de otra manera.

Minimizacin mediante diagramas de V-K

Consiste en la aplicacin de un mtodo grfico que permite mediante una serie de coordenadas agrupar los 1 de una funcin, permitiendo localizar de manera rpida aquellos mintrminos o maxtrminos que se pueden reducir mediante la aplicacin del teorema de absorcin, gracias a que nos permite observar cuales maxtrminos comparten varios componentes y eliminar los diferentes por el teorema antes mencionado. Su funcionamiento consiste en la agrupacin de 1 que se encuentra juntos mediante un enlace horizontal o vertical, lo cual implica que comparten todos sus componentes menos uno, el cual se puede eliminar por absorcin. Es importante destacar que las agrupaciones de 1 se deben realizar en grupos que sean de exponente .

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Tema 2. Lgica combinacional I: Funciones aritmtico-lgicas

1. Representacin de nmeros positivos y negativos 2. Sumadores 3. Sumadores en complemento a 1 4. Comparadores 5. Unidades aritmtico-lgicas

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Representacin de nmeros positivos y negativos

Tipos de representacin
Los nmeros positivos y negativos se representan en binario mediante 3 sistemas bien diferenciados pero que comparten en comn la utilizacin de un bit extra de informacin con los datos del signo. Para el formato signo magnitud se emplea la misma numeracin que en binario puro pero agregando un bit extra (el de ms valor) que da el signo al nmero, 0 cuando es positivo y 1 cuando es negativo. As pues el nmero 6 quedara 0110 y el -6 1110. Para el formato complemento a 1 se agrega un bit de informacin extra al nmero original y se complementa para obtener el de signo contrario, dando al positivo el bit extra con valor 0. Por lo que el nmero 6 sera 0110 y el -6 1001. Para el formato complemento a la base 2 se utiliza el mismo sistema que en complemento a 1 pero con la diferencia de que a los nmeros negativos se les suma 1 antes de complementarlos as pues el nmero -6 en complemento a 1 sera el -5 en complemento a 1 para poder aprovechar el 0 pues en el complemento a 1 se utilizan 2 notaciones para el nmero 0.

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Sumadores
Semisumadores
Los circuitos semisumadores realizan la suma de dos palabras cada una de un bit, devolviendo el valor de la suma y el arrastre. Para ello se utiliza una puerta XOR para la suma y una puerta AND para el arrastre, estas se obtienen a partir de la tabla de verdad.

Sumadores completos
Para sumar cadenas de n bits tenemos dos problemas, por un lado un circuito que pueda hacer sumas con el acarreo del anterior y un circuito compuesto por varios mdulos del anteriormente citado que permita sumar palabras de n bits. Para ello primero hemos de encontrar un circuito que reciba 3 entradas( las dos entradas a sumar y el acarreo) las sume y devuelva la suma y el acarreo, a este circuito se le llama sumador completo. Para poder sumar nmeros de n bits se utilizan una serie de mdulos en paralelo que envan el acarreo al siguiente produciendo un vector con el resultado de la suma, el problema que acarrea el sistema es que el acarreo de la suma tienen que esperar a que acabe cada suma anterior lo cual retarda la finalizacin de la operacin.

Semirestadores
Los circuitos semirestadores se obtienen de una manera semejante a los semisumadores, es decir, mediante la tabla de verdad a travs de la cual se llega a un circuito en el que se produce la resta mediante un XOR y el acarreo mediante la primera variable negada y una puerta AND.

Restadores completos
Para la realizacin de un restador completo nos encontramos con la misma problemtica que con el sumador completo, as pues el diseo del mdulo sera el siguiente: Se utilizan dos semirestadores el primero recibe los valores de entrada de los vectores a sumar mientras que el segundo recibe la salida del primer semirestador y el acarreo de la resta anterior, por ltimo una puerta AND recibe los valores de acarreo del primer semirestador y del segundo NEGADO.

Sumador serie
El uso de un sumador en serie consiste en turnar la entrada al sumador completo de los valores de los trenes de impulsos mediante un retardo e ir acumulando los valores de salida mediante un registro de desplazamiento.

Sumador paralelo con acarreo adelantado

Consiste en la utilizacin de un circuito llamado generador de acarreo adelantado, que mediante los acarreos parciales y las sumas genera los acarreos totales que sern los que se usan en las sumas finales, las cuales generan el tren de impulsos de salida. Siendo G la generacin de arrastre parcial, P la suma, C la generacin de arrastre total y S la suma final, el circuito es el siguiente: || || || ( ) *Siguiendo el mismo sistema segn se van agregando bits a la suma.

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Sumadores en complemento a 1
Gestin del problema del rebose. Definicin
Teniendo en cuenta que cuando sumamos nmeros con signo en complemento a 1 se suman los nmeros en binario y se desprecia el bit de arrastre en caso de ser 0 cuando es 1 se desprecia tambin pero se cambia el signo del resultado. Esto provoca que en determinados casos se produzca una suma que sea correcta en el caso de que todos los componentes fueran parte del numero pero al ser el numero de mayor valor el signo el valor final queda errneo, por ejemplo: ( ) ( ) ( ) *Ya que 10=2 pero el 1 da el valor del signo.

Gestin del problema del rebose. Funciones

Se observa que el rebose solo ocurre cuando los 2 sumandos son del mismo signo, as solo debemos comprobar la existencia del rebose en el caso expresado, un resumen de las caractersticas del circuito de control de rebose seran las siguientes: 1- Sumar en binario puro todos los bits sin tener en cuenta si son de valor o de signo 2- Dar por vlido el resultado si el acarreo es 0 y no hay rebose 3- Si el acarreo es 1 y no hay rebose, sumar 1 al resultado y dar por vlido este nuevo resultado 4- Si hay rebose dar seal de error

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Comparadores
Comparadores bsicos
Un comparador de 2 palabras de n bits es un circuito que determina si las 2 palabras son iguales o cual es mayor, por lo que debe producir 3 salidas diferentes: La base de los circuitos comparadores es el circuito coincidencia que solo est activo cuando ambos bits son iguales por lo que: . mientras que A<B se consigue mediante La condicin de A>B se detecta a partir de

Comparadores en paralelo
Para ampliar esta comparacin a palabras de n bits necesitamos pasar las condiciones de igualdad antes mencionadas de un bit a n bits. Para ello se buscan 2 cosas o que A=B o que A>B pues la tercera posibilidad se dar cuando las 2 anteriores fallen, para formar el circuito debemos conocer los valores de cada par de variables y de su funcin E(antes mencionada), para conocer si A=B se introducen todos los E en un AND y en caso de ser todos iguales a 1 las variables son iguales en su totalidad, mientras que para saber si A>B, colocamos en tantos AND como parejas de valores tengamos a ambos valores (B negados) y a todos los E mayores, para finalmente converger a un circuito AND que devuelve el valor final.

Unidades aritmtico-lgicas
Definicin
Es una solucin integrada que consta de numerosas operaciones lgicas y aritmticas, el circuito encargado de decidir la operacin a realizar en las entradas es el circuito de control formado por M y un bus de 4bits llamado S. M selecciona entre operar en aritmtico o en lgico mientras que una vez seleccionado el tipo de operacin el bus S selecciona entre las 16 posibilidades de cada tipo de operacin, por ltimo tenemos un bit que recibe el bit el acarreo de la operacin anterior y que se usa en la parte aritmtica del circuito. Tambin la ALU tambin puede actuar como comparador mediante la salida de A=B que da positivo en caso de que ambos trenes de impulsos sean iguales. Por otro lado tenemos el generador de acarreo que se utiliza para conocer el acarreo que de las operaciones en curso.+

Funciones
Las unidades aritmtico-lgicas se encargan de poder ejecutar distintos tipos de funciones segn las seales de control que se le lleguen, pero especialmente se debe elegir entre dos tipos de funciones: 1) Funciones aritmticas: Suma, resta, comparacin, desplazamiento una posicin del sumando, etc. 2) Funciones lgicas: AND, OR, NAND, NOR, OR exclusivo, etc.

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Tema 3. Lgica combinacional II: Ruta de datos

1. Multiplexos 2. Demultiplexos 3. Codificadores con prioridad 4. Amplificadores y transmisores-receptores de buff

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Multiplexos
Definicin
Un multiplexor consiste en un circuito combinacional que permite establecer en un canal de salida cualquiera de los posibles canales de entrada, as pues podemos diferenciar 3 partes: - Canales de entrada: son las posibilidades que tiene el multiplexor. - Seal de control, consisten en una seal que permite decidir cual canal de entrada se asignar al de salida. - Canales de salida: Es la seal final que produce el circuito. Esto se produce mediante una serie de puertas AND las cuales reciben una seal de entrada y todas las seales de control, finalmente las puertas AND convergen a una puerta OR, la cual da por buena la seal de entrada que indiquen las seales de control. Siempre se tienen que cumplir la siguiente ecuacin; en caso de N variables de entrada tiene que haber seales de control, para que todas las seales de entrada puedan ser representadas por las seales de control.

Sintetizacin de funciones lgicas mediante multiplexos

Un multiplexo es la implementacin en dos niveles AND,OR de una funcin lgica universal, lo cual significa que se adapta a la representacin cannica de funciones, pues la salida es la suma de los productos de los trminos mnimos de las variables de control, por los datos de entrada que realizan la funcin de los coeficientes de esos trminos mnimos. As pues, para la representacin de una funcin de 3 variables solo necesitamos un multiplexo de 4 entradas. Siendo la funcin: ( ) Siendo (X,Y) las variables de control y los valores que multiplican su trmino mnimo los canales de no posee Z por lo que tenemos entrada tenemos; para , para y as continuamente. As pues las reglas a seguir son las siguientes: - Las variables de control representan a 2 variables cualesquiera de la funcin a sintetizar. - Los canales de datos se usan para la tercera variable, si un determinado producto no existe se multiplica por 0, si no tiene la tercera variable por 1 y en caso de tenerla por esta.

Agrupacin de Multiplexos
Cuando el nmero de variables excede de 4 un multiplexo no es suficiente, ya que por ejemplo una funcin de 5 variables necesitara de 16 entradas. Para ello realizamos una particin de las variables, tomando por ejemplo (X;Y) como variables de control del segundo nivel y sintetizamos el resto (Z,U,V) en el primer nivel. Para ello cuando un trmino de control no existe, multiplicamos por 0, si no esta acompaado por otra variable por 1 y en caso de que este acompaado se saca factor comn y se sintetiza en el primer nivel, para actuar como seal de entrada en el siguiente nivel. Para sintetizar el primer nivel cogemos de las 3 variables restantes una vez sacado factor comn dos de ellas para ejerzan de seal de control y dejamos la tercera como fuente de la seales de entrada, as se generar un nuevo multiplexor para cada entrada del segundo nivel en el que aparezcan variables diferentes de las presentes en la seal de control.

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Demultiplexos
Definicin
Realizan la funcin inversa a los multiplexos, siendo circuitos con una sola entrada, n variables de control y seales de salida entre las que selecciona la seal de control. La funcin se completa con una seal de facilitacin o inhibicin de la transmisin. Este tipo de circuitos pueden utilizarse como decodificadores o codificadores de cdigo, aunque tambin se utilizan como medio para convertir informacin en serie a informacin en paralelo. Finalmente queda indicar que los Demultiplexos se pueden utilizar para sintetizar funciones lgicas arbitrarias, puesto que se generan trminos mnimos entre los que se selecciona mediante una seal de control, con lo que bastara una puerta externa OR que sumase los resultados.

Funciones
Los circuitos demultiplexores intervienen en el diseo lgico a tres niveles: 1. Funciones especficas de distribucin de datos: 2. Funciones especficas de decodificacin: 3. Mdulos generales de diseo:

Codificadores BCD-Decimal
Un decodificador de BCD a decimal necesita 4 entradas y 10 salidas, ante cada configuracin de entrada se activa una salida. Aquella que representa al valor decimal en cdigo BCD, en caso de cifras mayores de 9 se codifican los nmeros por cada una de sus cifras. Como tenemos configuraciones de entrada disponibles, pero solo necesitamos 10 las otras pueden usarse para minimizar, para evitar errores o por ejemplo poniendo todas esas salidas en baja. Dado que cada salido es un trmino mnimo no es necesario realizar ninguna minimizacin y el funcionamiento del circuito es evidente.

Codificadores BCD-7Segmentos
Para el decodificador de BCD a 7 segmentos necesitamos 4 entradas y 7 salidas, que sern cada uno de los diodos que permitir representar el nmero.

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Codificadores con prioridad

Definicin
En un codificador se genera a la salida el cdigo correspondiente a la entrada activa, est funcin es adecuada mientras que podamos garantizar que en cada momento solo habr una lnea activa. Sin embargo cuando puede haber varias lneas activas al mismo tiempo es necesario establecer un criterio de prioridad, para que en cada momento solo genere la lnea que es prioritaria. Esta es la funcin del codificador con prioridad.

Funcionamiento
Para la Sintetizacin de un codificador con 4 seales de entrada, necesitamos dos lneas de salida a las cuales asociamos el grado de prioridad en binario segn la prioridad de la entrada, as asignaramos para la entrad de mayor prioridad y para la entrada con menor prioridad. Finalmente aadimos una lnea de salida mas para cuando ninguna de las seales de entrada est activa. As obtenemos los trminos mnimos de las salidas:

*Aunque hay soluciones integradas en TTL para distintos codificadores con prioridad.

Amplificadores y transmisores-receptores de buff

Amplificadores (Buffers-drivers)
Son amplificadores digitales que incrementan los niveles de corriente que se pueden entregar a una carga o absorber de la misma sin confundir el estado. Realizan tambin funciones de reconstruccin de pulsos en operaciones de lectura/escritura en circuitos de memoria. As pues, sus funciones no solo son mejorar las caractersticas elctricas de los circuitos de direccionamiento de memorias con salidas de 3 estados, sino en todas aquellas en las que la organizacin de las interconexiones se organizan en buses. Es decir, usando una serie de canales conductores para la funcin de transmisin y recepcin de datos. Son unidireccionales.

Transmisores-receptores de bus (bus-transceivers)

Los transmisores de canal son bidireccionales, manteniendo para cada direccin las caractersticas de los drivers pero duplicando el circuito bsico e incluyendo dos seales de control, una para la direccin y otra para el encendido del sistema. Estn pensados para facilitar las comunicaciones asncronas y bidireccionales entre dos canales de datos. Un ejemplo sencillo sera el control de 4 fuentes de seal de datos a un bus de datos. Suponiendo que cada fuente de seal dispone de un bit adicional para controlar el requerimiento de acceso y que cuando 2 o mas fuentes intentan acceder a la vez al bus de datos se aplica el criterio de prioridad. Para ello todos los drivers empiezan con impedancia alta, es decir con las 4 fuentes desconectadas del bus, cuando una o varias fuentes desean acceder al bus, pasan su bit de requerimiento de acceso a alta, en caso de que solo halla un bit de acceso activado se activa el driver conveniente y se pasa al bus la seal correcta, sin embargo, en caso de que halla varias seales de acceso activadas se aplica un circuito de prioridad el cual decide el bus que se activa para permitir desbloquear la seal correcta.

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Tema 4. Lgica combinacional programable

1. Procesamiento digital de la informacin 2. Memorias PROM, EPROM, EEPROM y FLASH 3. Transistores de puerta flotante y mecanismos de borrado 4. Organizacin interna y ejemplos de EEPROM y FLASH 5. PALs y PLAs 6. Configuraciones de salida

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Procesamiento digital de la informacin

Introduccin
La lgica programable busca una estructura modular y general que nos permita obtener cualquier funcin lgica a travs de la programacin elctrica del esquema de conexin de esos mdulos. As pues, para obtener los circuitos generales de dos variables se producen dos matrices las cuales se encargan de producir en primer lugar todas las posibles combinaciones de entradas y todas las posibles funciones para operar las entradas. Por lo que se genera en primer lugar una matriz AND que se encarga de generar los trminos mnimos de las variables de entrada y otra matriz OR que se encarga de agrupar cualquier subconjunto de esos trminos de entrada, para producir cualquiera de las posibles funciones.

Componentes PLDs
Hay 3 arquitecturas bsicas de PLDs: la PROM(Programable Read Only Memory), la PAL(Programable Array Logic) y la PLA(Programable Logic Array). Las 3 comparten el esquema de general de 2 matrices y difieren en la programabilidad de estas. PLDs PROM PAL PLA Matriz AND Fija Programable Programable Matriz OR Programable Fija Programable

La evolucin tecnolgica de las distintas arquitecturas esta asociada a la forma de programa y de reprogramar, por ejemplo las primeras PROM se programaban con mscaras partiendo de una matriz de diodos y fundiendo las conexiones no deseadas, lo cual implicaba que una vez programados no se podan reprogramar. La siguiente etapa fue conseguir una programacin que no destruyera nada, con lo que aparecen las EPROM, para lo que se utilizan estructuras MOS en las que la programacin se realiza elctricamente y se puede borrar tambin elctricamente.

Simplificacin (Conexiones y puertas)

Como consecuencia de la complicacin en la representacin, se usa un criterio simplificador para representar las conexiones fijas o permanentes, programables o fundidas. La segunda necesidad de simplificacin se refiere a las puertas AND y OR con entradas mltiples en vez de usar una lnea de entrada por cada seal, se dibuja una sola lnea de entrada a la puerta correspondiente y sobre esta lnea se dibujan los smbolos correspondientes al estado funcional de las distintas conexiones despus del proceso de programacin.

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Memorias PROM, EPROM, EEPROM y FLASH

Evolucin y clasificacin
Las memorias PROM disponen de una matriz OR programable que tienen la contrapartida de no ser reprogramables, y por consiguientes solo pueden cumplir una funcin. Las memorias EPROM cumplen las mismas caractersticas funcionales que las PROM pero tienen la posibilidad de ser borradas mediante la aplicacin luz ultravioleta, sin embargo las EEPROM se borran y escriben mediante componentes elctricos lo cual permite no tener que extraerlas del circuito donde cumplen su funcin cada vez que hay que escribirlas o sobrescribirlas. Pero tienen el problema de la complejidad de sus celdas que limita el valor mximo de la densidad de su integracin. En las memorias FLASH se soluciona este problema al mantener las caractersticas de almacenamiento no voltil y la posibilidad de borrado y regrabado elctricos pero aumentando la densidad de integracin, como consecuencia de usar celdas de un nico transistor. La clasificacin de las memorias se hace mediante 4 parmetros: Funcionalidad Volatilidad de los datos Forma de direccionamiento Mecanismo fsico de soporte

En cuanto a funcionalidad se clasifican en solo lectura y lectura y escritura, haciendo referencia al tiempo que pueden contener la informacin se distingue entre voltiles y no voltiles. Respecto al direccionamiento, es decir el mecanismo de acceso al contenido de una celda de memoria, hay dos formas de acceso secuencial y aleatorio. Finalmente el mecanismo fsico de soporte que diferencia a las memoria difiere segn el tipo de componentes electrnicos empleados para su construccin.

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Transistores de puerta flotante y mecanismos de borrado

Puertas flotantes
La arquitectura de las memorias no voltiles es esencialmente anloga a las ROM y PROM y est formada por una matriz de transistores situados entre las lneas de palabra y las lneas de bit, de forma que la programacin se realiza facilitando o inhibiendo de forma selectiva cada uno de los transistores. La diferencia esencial es que este proceso se tiene que realiza elctricamente y tiene que ser reversible. Para ellos utilizamos un transistor MOS con puerta flotante donde se almacena un paquete de carga en representacin del estado funcional del nodo. El cero se representa como una carga negativa y el 1 como una carga muy inferior. A nivel de comportamiento elctrico la carga almacenada se manifiesta en un incremento de la tensin umbral en el transistor, que cuando el umbral est alto no conduce y cuando baja a su valor normal se comporta como cualquier otro MOS. La idea de la puerta flotante se desarroll en dos grupos de investigacin: Los FAMOS Las arquitecturas MIOS

Ha sido la FAMOS la que se ha desarrollado ms debido a que combina una puerta flotante de silicio con el mecanismo de inyeccin por avalancha de electrones desde la unin P+N para potenciales del orden 20V. La carga transferida es funcin de la amplitud y duracin del pulso de la programacin. Una vez desaparece este potencial no existe ninguna va de descarga para los electrones pues la puerta est rodeada de xido de silicio que es un buen aislante. Es decir, que la avalancha en P+N genera pares de electrn-hueco en la zona de transicin. Los electrones pasan por efecto tnel a la puerta flotante y all quedan. Los huecos caminan hacia el sustrato y contribuyen a la creacin de una capa de inversin entre drenador y fuente en las proximidades de la superficie.

Borrado de EPROM
Para que las estructuras PROM puedan cumplir su funcin de memorias es necesario que podamos borrarlas. Como no hay puertas externas que nos faciliten el borrado, este procedimiento no se puede llevar a cabo elctricamente. As que se borrar mediante el uso de luz ultravioleta que provoca que el xido se vuelva ligeramente conductor. Este proceso puede llevar varios minutos. Otro problema es la degradacin de la estructura que limita el nmero de veces que se puede repetir la reprogramacin, otro gran inconveniente es que tengamos que quitar la memoria del sistema para llevarla a un programador externo cada vez que hay que modificarla. Las ventajas principales son la sencillez de las celdas, lo cual permite construirlas con alta densidad e integracin y bajo coste, lo que las hace adecuadas para aquellas aplicaciones que necesitan gran cantidad de memoria pero no requieren una reprogramacin excesivamente alta.

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Borrado de EEPROM
Para conseguir borrar elctricamente las PROM debemos incluir un electrodo externo y un mecanismo que permita eliminar carga de las puertas aisladas sin necesidad de desconectar la memoria del sistema. La estructura utilizada al principio fue SAMOS (Staked-gate Avalanche Injection MOS) la cual posee un doble nivel de puertas de silicio policristalino de forma que la puerta externa permite el borrado elctrico, tras la inyeccin por avalancha las cargas negativas se almacenan en la puerta flotante causando el cambio de la tensin umbral del MOS (estado 1). Despus aplicando una tensin positiva grande a la puerta externa la carga almacenada se elimina y el MOS vuelve a 0. Existen otras estructuras como la FLOTOX (FLOating-gate Tunneling Oxide) que tambin tienen borrado elctrico y son muy parecidas a las FAMOS pero con la parte del dielctrico que separa la puerta flotante del canal modificada para hacerla mas estrecha, lo que provoca que cuando se aplica una tensin cercana a 10V, el gran campo elctrico que aparece sobre esta parte delgada del aislante hace que los electrones puedan pasar a la puerta flotante en ambos sentidos por un mecanismo de efecto tnel. Esto provoca que tras extraer o inyectar electrones el valor final del umbral dependa del estado inicial, lo que provoca un problema de control y se soluciona colocando otro transistor que acta como dispositivo de acceso, mientras el FLOTOX acta como elemento de almacenamiento. Esto hace que las celdas EEPROM tengas celdas ms complejas que las EPROM pues los transistores FAMOS cumplen a la vez dos funciones, la programacin y el almacenamiento, mientras que la principal ventaja de estas memorias reside en su versatilidad y la posibilidad de ser borradas y reprogramadas muy superior a las EPROM.

Borrado de FLASH
Las memorias FLASH combinan la densidad de integracin de las EPROM y la versatilidad de las EEPROM porque integran los dos mecanismos bsicos de inyeccin y extraccin de carga en la puerta flotante. Usan el mecanismo de inyeccin por avalancha para la programacin y el mecanismo de tnel para borrar la memoria, siendo la estructura fsica muy parecida a las FAMOS pero con la capa de xido que separa la puerta flotante muy delgada, para facilitar el efecto tnel. Adems se usan regiones diferentes de la puerta para la programacin y el borrado. Una de las caractersticas distintiva de estas memorias es que el borrado se realiza a la vez sobre toda la memoria o por bloques. Adems incluyen circuitos adicionales a los de grabacin y borrado que tienen como finalidad monitorizar el valor de los umbrales durante el borrado para ajustar dinmicamente el tiempo de borrado y reducir al mnimo la necesidad de seales externas para su acoplo a procesadores.

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Organizacin interna y ejemplos de EEPROM y FLASH

Organizacin interna
Algunas de las caractersticas que definen a las memorias no voltiles son sus estructuras internas, las cuales incluyen algunas facilidades externas adems de la matriz de transistores: Circuitos para redireccionar las celdas en las que se desea actuar. Circuitos para controlar la seleccin del chip y la ejecucin del proceso que se desea realizar en la celda seleccionada en ese chip. Un conjunto de amplificadores digitales y registros para adaptar las seales de entrada y salida en sus conexiones con el bus. Otros circuitos especiales en el caso de las EEPROM FLASH.

EPROMS
Libro (pg. 376)

EEPROM
Libro(pg. 378)

FLASH
Libro(pg. 383)

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PALs y PLAs
Definicin
Mientras que las memorias PROM tienen la matriz AND fija y la matriz OR programable y son un elemento de almacenamiento cuasi permanente de informacin, tienen el problema de necesitar duplicar su matriz AND cada vez que desean agregar una nueva variable, adems de que en un nmero importante de situaciones muchos de esos trminos no se usan. Por ejemplo, cuando se quiere usar el mismo circuito programable para sintetizar funciones diferentes que necesitan una combinacin no pre-establecida de variables de entrada y de salida o cuando se desea disear a la vez funciones combinacionales y secuenciales.

PALs
En estas circunstancias aparecen los dispositivos PAL que aunque cada puerta OR no puede sumar solo hasta un cierto nmero de trminos mnimos lo que limita el repertorio de funciones posibles tiene la gran ventaja de no duplicar su tamao con cada nueva variable de entrada. Hay circuitos PAL en tecnologas TTL y CMOS programables por fusibles como las EEPROM y con distintas modificaciones de la arquitectura bsica que incluyen programacin de la funcin de los terminales de salida, la realimentacin y la adicin de macroceldas con multiplexos y biestables tambin programables. Al incluir biestables D J-K en las macroceldas de salida, las PAL pueden usarse tanto para programacin combinacional como secuencial.

PLAs
Si lo que se busca en el diseo combinacional es un modelo universal, verstil y e arquitectura plstica, deben usarse sistemas PLA pues poseen tanto la matriz AND como la OR programables. Evidentemente la contrapartida de la versatilidad es la complejidad y el coste del circuito resultante, por lo que solo deben utilizarse en aquellas situaciones en las que sea justificable su utilizacin.

Configuraciones de salida
Tipos de salidas
La parte de entrada de todos los circuitos PAL es esencialmente la misma al igual que su estructura central(matriz AND programable y OR fija). Sin embargo hay diferentes tipos de circuitos de salida. Diferencindose entre combinacionales y secuenciales: Salidas combinacionales: 1. La posibilidad de sumar los trminos mnimos directamente o a travs de una puerta XOR para poder controlar la polaridad. 2. La posibilidad de que algunas salidas puedan ser programadas tambin como entradas. 3. La posibilidad de realimentacin. Salidas secuenciales: 1. Bsicas, con la inclusin de un circuito biestables para mantener el valor de salida, retardarlo y realimentarlo cuando convenga. 2. Macroceldas, donde se incluyen tambin biestables junto a multiplexos para hacer ms verstil la programacin de las rutas seguidas de los datos.

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BLOQUE II. LGICA SECUENCIAL

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ndice
Tema 5. Exigencias computacionales de la lgica secuencial: Circuitos biestables ....................................... 41 Introduccin a los autmatas finitos. Concepto de estado ............................... 42 Definicin y componentes .................................................................................................... 42 Modelo secuencial ................................................................................................................... 42 El tiempo en digital: Comportamiento sncrono y asncrono ......................... 43 Definicin .................................................................................................................................... 43 Biestables .......................................................................................................................... 44 Definicin .................................................................................................................................... 44 R-S Bsico ................................................................................................................................... 44 R-S Sincronizado a niveles ................................................................................................... 44 Disparo por flancos ................................................................................................................. 45 R-S Sincronizado a nivel y con entradas asncronas de Preset y Clear ............... 45 Biestables J-K.................................................................................................................... 46 Definicin .................................................................................................................................... 46 Configuracin Master-Slave ................................................................................................. 46 Biestables T-D .................................................................................................................. 47 Definicin .................................................................................................................................... 47 Biestable D disparado por flancos..................................................................................... 47 Tema 6. Introduccin al diseo secuencial: Contadores y registros .................................................................... 49 Introduccin al diseo secuencial con biestables D,T y J-K ............................. 50 Diseo con biestables D......................................................................................................... 50 Diseo con biestables T ......................................................................................................... 50 Diseo con biestables J-K ...................................................................................................... 50 Procedimiento general de sntesis ........................................................................... 51 Pasos para el procedimiento general ............................................................................... 51 Representacin, anlisis y sntesis modular de autmatas con PLDs .......... 52 Representacin ......................................................................................................................... 52 Sntesis ......................................................................................................................................... 53 Anlisis ......................................................................................................................................... 54 Diseo con biestables J-K ............................................................................................. 55 Ordenacin de los estados.................................................................................................... 55 Reglas ........................................................................................................................................... 55 Contadores ........................................................................................................................ 56 Definicin .................................................................................................................................... 56 Contadores asncronos .......................................................................................................... 56 Contadores sncronos ............................................................................................................ 57 Aplicacin del mtodo general a la sntesis de contadores con PLDs ................. 57 Registros de desplazamiento ...................................................................................... 58 Definicin .................................................................................................................................... 58 Clasificacin y aplicaciones .................................................................................................. 58 Tema 7. Temporizadores y relojes .................................................................................................................................... 59 Circuitos de tiempo ........................................................................................................ 60 Clasificacin ............................................................................................................................... 60 Monoestables ................................................................................................................... 61 Definicin .................................................................................................................................... 61 Esquemas .................................................................................................................................... 61 Astables .............................................................................................................................. 62 Definicin .................................................................................................................................... 62 Esquemas .................................................................................................................................... 62 Circuitos de tiempo 555................................................................................................ 63 39

Definicin y componentes .................................................................................................... 63 Funcionamiento como monoestable ................................................................................ 64 Funcionamiento como astable ............................................................................................ 64 Funcionamiento como detector de omisin de pulsos ............................................. 64 Temporizadores programables ................................................................................. 65 Definicin .................................................................................................................................... 65 Esquema funcional .................................................................................................................. 65 Relojes................................................................................................................................. 66 Definicin .................................................................................................................................... 66 Oscilaciones ............................................................................................................................... 66

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Tema 5. Exigencias computacionales de la lgica secuencial: Circuitos biestables

8. Introduccin a los autmatas finitos. Concepto de estado 9. El tiempo en digital: Comportamiento sncrono y asncrono 10. Biestables 11. Biestables J-K 12. Biestables T-D

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Introduccin a los autmatas finitos. Concepto de estado

Definicin y componentes
La electrnica secuencial introduce el concepto de estado interno de un circuito. Como consecuencia de este hecho las mismas entradas pueden producir diferentes salidas a consecuencia del estado interno del circuito. As pues un circuito secuencial est formado por: - Espacio de entradas - Espacio de estados - Espacio de salidas - Ley de produccin de nuevos estados a partir de las entradas y el estado anterior - Ley de produccin de salidas a partir de los valores de entrada y el estado interno del circuito Se entiende as la necesidad de introducir retardos o memoria, para representar el estado del circuito. En trminos matemticos diremos que un autmata finito y determinstico es una mquina matemtica que opera en una escala cuantificada de tiempos y viene definido por el quinteto A={A,Y,S,f,g}, donde: - X: es el conjunto de entradas - Y: Es el conjunto de salidas - S: Es el conjunto de estados internos. - f y g son dos conjuntos de reglas de decisin que representan la dinmica del sistema en la produccin de nuevos estados (reglas f) y nuevas salidas (reglas g).

Modelo secuencial
As el modelo secuencial funciona de manera que debido a una entradas y mediante unas reglas se produce un cambio en el estado interno del circuito, junto a las entradas y el estado interno se produce una salida la cual se utiliza como entrada del circuito. Una vez establecida una relacin entre el modelo matemtico o teora de los autmatas finitos y la teora de circuitos secuenciales volvemos al uso limitado que se hace de estas en el campo de la electrnica digital, siendo las entradas, los estados y las salidas los smbolos cuyo significado se establece por convenio mediante una tabla de semntica. Siendo estos como el resto de seales lgicas y trabajando como niveles lgicos {0,1}.

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El tiempo en digital: Comportamiento sncrono y asncrono

Definicin
Los circuitos sncronos son aquellos que estn gobernados por un reloj, el intervalo entre dos pulsos sucesivos se usa para estabilizar los niveles de tensin, pero el cambio no se produce hasta que no llega un nuevo pulso, realizndose la conmutacin en los flancos del reloj. Un reloj consiste en un oscilador, un circuito astable que genera un tren de pulsos o una onda cuadrada. El intervalo temporal entre dos pulsos sucesivos es el periodo y su inverso la frecuencia, la cual indica la mxima velocidad a la que puede trabajar el reloj. Las restricciones principales de los circuitos sncronos se basan en la necesidad de que los valores queden estables despus que de cada conmutacin, para ello debe haber un tiempo de asentamiento o setup time que garantiza que las seales de entrada hayan alcanzado su estado estacionario, el cual transcurre antes de la subida de pulsa. De forma complementaria existe el tiempo de retencin o hold time como el intervalo de tiempo durante el cual las entradas todava tienen que permanecer estables despus haberse producido la subida. En caso de no respetarse estas restricciones el comportamiento puede ser errtico y poco predecible. El resto del intervalo que queda se utiliza para la modificacin de las seales externas. Obviamente un circuito con una frecuencia mayor implica la necesidad de una familia lgica capaz de seguir el ritmo impuesto con bajos tiempos de asentamiento y retencin.

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Biestables
Definicin
Los circuitos biestables son circuitos binarios en los que ambos estados son estables de tal forma que necesitan una seal externa para poder cambiar su valor. Las diferencias entre sus mtodos de excitacin permiten clasificarlos. Desde una perspectiva electrnica son circuitos binarios aquellos que poseen dos estados internos distinguibles, estos pueden ser biestables, astables o monoestables dependiendo de la estabilidad de los estados. Para la sntesis de los circuitos binarios biestables usamos dos amplificadores inversores de ganancia conectados de tal forma que la salida de cada uno de ellos sirve de entrada al otro. Siendo las condiciones necesarias y suficientes para el funcionamiento de los biestables, la existencia de dos estados estables en continua y que la ganancia en lazo cerrado con ambos inversores en zona activa debe ser mayor que la unidad en un punto de funcionamiento en continua. Hay cuatro tipos bsicos de biestables, en funcin de cual sea su configuracin de las variables externas que controlan las transiciones entre estados, adems dentro de cada uno de estos se clasifican en tres grupos: 1. Latches bsicos o con puertas previas con una entrada adicional de pulsos de reloj para facilitar el control de las entradas(biestables sincronizados a niveles). 2. Maestro-esclavo disparados por pulsos y con separacin de la orden de disparo de su ejecucin. 3. Biestables disparados por flancos.

R-S Bsico
La configuracin R-S es aquella con dos puertas externas R(Reset puesta a cero) y S(Set puesta a uno) y la forma mas sencilla de conseguir esta configuracin es mediante la realimentacin de dos puertas NAND o NOR con la diferencia de que las puertas NOR cambiaran el orden de las salidas y necesitaran reciben las seales negadas. En caso que las entradas R y S estn a cero el valor de salida se mantiene siendo el mismo que vena teniendo hasta el momento, en el caso de que se encienda solo la entra de S el siguiente valor pasara a ser uno, mientras que si solo se encuentra la entrada R activada el siguiente valor pasara a ser cero. Finalmente en caso de que ambas entradas estuviesen activadas no se podra predecir el resultado.

R-S Sincronizado a niveles

Mientras que en la configuracin anterior las transiciones entre estados podan ocurrir en cualquier momento en funcin simplemente del valor que tomasen los valores de entrada, para esta configuracin se agregan dos puertas AND delante de las puertas NOR junto con una entrada de reloj. As las entradas de las puertas NOR solo estaran activas cuando el pulso de reloj estuviera en alta, por lo que se le denomina a la configuracin sincronizada a niveles.

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Disparo por flancos

Si el pulso de reloj es muy ancho puede dar lugar que se cometa errores debido a cambios indeseados en las puertas R y S durante un mismo pulso, para resolver este problema se procura que el pulso sea muy estrecho y su usan solo sus transiciones de estado para decidir el instante en que se deja actuar a las entradas S y R, lo cual se conoce como biestable disparado por flancos positivos (cuando sube) o negativos (cuando baja). Una forma sencilla de producir un pulso estrecho en el reloj consiste en utilizar una puerta negadora para la salida del reloj e introducir ambos valores en una puerta AND, procesa que estrechara el tiempo que la seal se encuentra en alta debido al retardo de la puerta. Se podra aumentar el tiempo de retardo aadiendo mas puertas inversoras, pero siempre dejando un nmero par de estas.

R-S Sincronizado a nivel y con entradas asncronas de Preset y Clear

Mientras que en las configuraciones anteriores los cambios de estado solo podan producirse a causa del cambio en los valores de las entradas R y S y de forma sncrona, para conseguir una mayor flexibilidad en el diseo de otros circuitos que nos permitan establecer estados iniciales o forzar cambios de estado de forma asncrona, se incluyen dos nuevas entradas las cuales se conectan a dos puertas OR despus de las puertas NOR y provocando que la realimentacin se haga desde la salida de las puertas OR. Estas entradas se denominan Preset y Clear y permiten el cambio de estados en el biestable de forma asncrona pasando a uno ste cuando se activa la puerta Preset y pasando a cero cuando se activa la puerta Clear.

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Biestables J-K
Definicin
El mayor problema de los biestables R-S es su ambigedad cuando ambas entradas toman el valor uno, el cual queda resuelto mediante el biestable que estamos estudiando puesto que este en caso de que ambas entradas sean uno produce un cambio de estado. Por lo que cuando el reloj est en activa y los valores de las entradas son uno siempre se produce un cambio en el estado del biestable. Esto se consigue mediante la sustitucin de la realimentacin de las puertas, desde la salida de las NOR a la entrada de las AND lo que provoca que cuando las seales de entrada estn en alta a la vez siempre se produzca un cambio de estado. Aunque los biestables J-K solucionan el problema de los R-S respecto a cuando ambas entradas estn en alta todava quedan problemas por resolver que provocan la aparicin de configuraciones mas complejas, precisas y estables. Esto se debe a que cuando las dos entradas del biestable J-K se encuentra en alta en ste se produce una situacin inestable como consecuencia de los retardos en la propagacin de las seales. Una primera solucin a ste problema sera disminuir el ancho del pulso de reloj para que no de tiempo ms que de una transicin, debido a que cuando se presente un nuevo valor debido al retado en la realimentacin el reloj ya se encontrar en baja con lo que se impedir que se produzcan mas transiciones.

Configuracin Master-Slave
Para evitar los problemas antes mencionados se utiliza una configuracin con dos biestables J-K conectados en serie y con relojes complementarios que interrumpen la conexin entra la salida de uno y la entrada del otro. Esta configuracin se denomina Master-Slave por al primero denominado Master le entran las entradas J, K y el reloj de forma directa mientras que al segundo o Slave le entra las salidas del primero y la salida de reloj complementada de forma que nunca pueden estar ambas secciones activadas a la vez. Cuando el pulso de reloj realiza una transicin el maestro captura los valores de entrada y a continuacin se inhibe y queda desconectado de las entradas, La desconexin el maestro coincide con la conexin del esclavo de forma que cualquier cambio que pueda producirse en la entrada no afecta a la salida. Existen otras soluciones alternativas a esta configuracin que mantienen las caractersticas de aislamiento pero son mas rpidas, las cuales consisten en biestables disparados por flancos, lo cual provoca que el nico retardo es el inherente a las puertas NAND y NOR. Hay soluciones integradas en TTL para todos los biestables descritos y para las configuraciones antes descritas como la inclusin de entradas Preset y clear.

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Biestables T-D
Definicin
El biestable T cambia de estado con cada pulso de reloj y se obtiene mediante el uso de un biestable J-K conectando ambas entradas juntas. Funciona como un XOR entre el estado entre la entrada y el estado anterior. El biestable D representa el retardo siendo su salida en cada intervalo igual a su entrada del estado anterior, se puede obtener mediante un R-S o un J-K uniendo la entrada D a la de S o J respectivamente y usando un inversor para activar la R o K, como la entrada de R o K siempre va a ser inversa a la de S y J nunca se dar la combinacin problemtica. Todos los estos biestables admiten la configuracin master-slave mediante la duplicacin de los circuitos y el uso de la seal de reloj complementada.

Biestable D disparado por flancos

El ncleo de un biestable D disparado por flancos est formado por tres celdas R-S, una de set, otra de Reset y una ltima de salida. La celda Set sigue los cambios de la seal de reloj si D=1, en el momento de la transicin de baja a alta del reloj, mientras que la celda Reset lo sigue si D=0. Si a este circuito le aadisemos unas entradas de Preset y clear con activacin a baja, esto nos permitira modificar las condiciones iniciales de forma asncrona. Los circuitos biestables y en particular los J-K cumplen en lgica secuencial funciones de sntesis modular anlogas a las que cumplen puertas NAND y NOR, lo que quiere decir que los biestable J-K son el mdulo bsico en lgica secuencial y cualquier autmata finito se puede sintetizar mediante el uso de solo este tipo de biestables. Los usos ms frecuentes de estos circuitos son la sntesis de contadores, registros de desplazamiento, memorias RAM y macroceldas de salida en lgica secuencial programable. A la hora de usar catlogos es interesante diferenciar entre Latches y flip-flops, siendo ambos biestables y diferencindose por el modo de disparo. Cuando el disparo est sincronizado a niveles de la seal de reloj, se denomina latch y cuando el disparo se produce nicamente durante las transiciones de la seal de reloj se denominan flip-flop.

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Tema 6. Introduccin al diseo secuencial: Contadores y registros

1. Introduccin al diseo secuencial con biestables D,T y J-K 2. Procedimiento general de sntesis 3. Representacin, anlisis y sntesis modular de autmatas con PLDs 4. Diseo con biestables J-K 5. Contadores 6. Registros de desplazamiento

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Introduccin al diseo secuencial con biestables D,T y J-K

Diseo con biestables D
La forma ms natural de Sintetizacin de un circuito secuencial sncrono es mediante biestables D pues su transcripcin es directa aunque no permite realizaciones mnimas. En un proceso de anlisis, los datos son las entradas y la funcin que queremos obtener mediante el valor de la entrada en biestables D es directa pues su valor es igual a la entrada del biestable. Mientras que el proceso de sntesis, es el inverso pues conocemos el diagrama de estados, con lo que conocemos los valores de las entradas y salidas de todos los biestables, las cuales en el caso de los biestables D tambin son evidentes.

Diseo con biestables T

La Sintetizacin mediante biestables T consiste en su forma de funcionar cambiando de estado cuando T=1 y permaneciendo estable cuando este vale cero. El proceso de anlisis es sencillo pues simplemente debemos introducir un valor u otro al biestable segn cambie o no de estado. El proceso de sntesis consiste en plantearse la pregunta de tal manera que, cual valor necesito en mi biestable para conseguir esta transicin.

Diseo con biestables J-K

La Sintetizacin mediante biestables J-K consiste en buscar las funciones de excitacin del biestable que provocan las transiciones deseadas. Para el anlisis solo debemos tener en cuenta que dependiendo del estado en el que se encuentre el biestable ser el valor de J o K el que le haga cambiar de estado o mantenerse, siendo J el que maneja el dispositivo en baja y K el que lo maneja en alta. Para la sntesis partimos de la tabla de transicin de J-K buscamos la funcin que implicando el valor de entrada nos permite obtener los cambios requeridos.

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Procedimiento general de sntesis

Pasos para el procedimiento general
P.1 Descripcin en lenguaje natural de forma clara, precisa y completa de la funcin que queremos sintetizar. P.2 Representacin de esa descripcin en trminos de autmatas finitos, especificando las entradas, salidas, estados internos, funciones de transicin de estados y produccin de salidas a partir de las entradas. P.3 Minimizacin del nmero de estados. Dado que inicialmente hay tantos estados como historias de estmulos se deben minimizar aquellos que sean repetidos o redundantes. P.4 Seleccin de biestables y clculo de las funciones de excitacin. P.5 Asignacin de estados. Consiste en la asignacin de biestables especficos a cada uno de los bits resultado de la codificacin en binario de los estados del autmata. P.6 Obtencin de las funciones de excitacin correspondientes a cada de los N biestables que conforman el circuito secuencial.

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Representacin, anlisis y sntesis modular de autmatas con PLDs

Representacin
Dado un problema obtenemos la descripcin completa en trminos del nmero de entradas necesarias, el nmero de estados necesarios y las transiciones entre estos estados para cada uno de los valores. Elegimos biestables tipo D por lo que la asignacin de estados es automtica por lo que solo nos falta obtener las matrices de transicin de estados que constituyen la representacin formal del problema. Como para A estados necesitamos N biestables donde , por lo que las matrices de transicin sern dimensin. Como se han necesitado configuraciones de entrada, necesitamos para su sntesis M variables lgicas, por lo que tenemos matrices de transicin distintas, una por configuracin de entrada. Los elementos de estas matrices booleanas son igual a 1 si bajo el autmata cambia de estado o 0 si no se produce transicin. Teniendo estas matrices solo un 1 por fila. Lo cual junto con la exclusividad de las configuraciones de entrada nos permite realizar una representacin mas compacta denominada matriz funcional que se obtiene de multiplicar cada matriz de transicin por la configuracin de entrada que produce. Como ejemplo tomaremos un autmata con solo 2 estados. En este caso las transiciones pueden describirse mediante una matriz de 2x2 y solo puede haber 4 matrices de este tipo distintas y con un 1 por fila. Como tenemos 4 opciones necesitamos dos variables de entrada para su seleccin de forma que mediante su combinacin podamos obtener cualquier matriz de transicin. Puede ocurrir que tengamos ms configuraciones de entrada que matrices, por lo que deberemos asociar la misma matriz a varias configuraciones de entrada, o por el contrario mas matrices que configuraciones de entrada, con lo que cada asociacin dar lugar a un autmata diferente. Suponemos que en este ejemplo de cuatro matrices solo necesitamos una variable externa, con lo que tenemos 2 configuraciones de entrada posibles, por lo que tenemos tanto autmatas distintos de dos estados y una entrada como formas distintas de asociar dos configuraciones con 4 matrices: . . / / || . . / ( / )

Mientras que si queremos obtener un autmata que use todas las matrices debemos utilizar dos variable externas que nos permitan obtener 4 estados y asociar cada uno a una matriz de transicin.

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Sntesis
Conociendo la representacin del autmata, necesitamos sus funciones de excitacin de los N biestables D que sintetizan ste. El algoritmo de sntesis es el siguiente: ( ) { ( ) ( )

La suma sobre el subndice j se extiende a todos los estados pertenecientes al subconjunto de estados iniciales en los que la salida del biestable correspondiente se encuentra en alta. * | + | El estado inicial recorre todos los valores posibles de i puesto que cualquier estado inicial puede llegar a un estado final. Los exponentes de las variables de estado son las codificaciones en binario del estado . Un ejemplo sera la Sintetizacin de un autmata de dos estados y una entrada cuya matriz funcional sera la antes definida, por lo que cuando el valor inicial de Q es 0 el siguiente siempre cambiar a 1 mientras que si el valor inicial es 1 depender de la entrada, encaso de ser 0 no cambiar y en caso de ser 1 si que cambiar. Por lo que la funcin de excitacin del biestable sera: Suponiendo un autmata con 4 estados regidos por 2 entradas externas y codificados mediante dos biestables, la matriz funcional del biestable sera la siguiente: 00 01 10 11 00 0 01 1 0 10 0 0 11 0

Partiendo de esta matriz funcional hayamos las funciones de excitacin de los biestables, Para hay que sumar todos los caminos que llevan desde cualquier estado inicial a los estados finales, es decir a algn estado en que , por lo que en este caso sumamos las columnas tercera y cuarta multiplicando cada uno de los estados por los elementos correspondientes de la matriz: ( ) ( ) ( ) Para el clculo de utilizamos las columnas segunda y cuarta pues son las que termina el valor del biestable a 1: ( ) ( ) ( )

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Anlisis
Consiste en el paso contrario a la sntesis por lo que obtenemos de las funciones de excitacin del circuito su representacin, es decir obtener las matriz funcional. Por lo que para que el autmata pase del estado a , cada una de sus variables de estado deben cambiar de igual forma. Como esto debo ocurrir con todas las variables de estado, la condicin de transicin aparece como un producto de las condiciones de transicin individuales. Por lo que siendo los dgitos binarios correspondientes al estado final letras de la q a la r: ( ) ( ) ( ) ( ) Siguiendo la notacin de Gilstrap: ( ( ) ) ( ) ( )

Un ejemplo sera utilizando el autmata anterior de cuatro estados y dos biestables, calculamos algunos elementos de la matriz funcional. Para ello debemos aplicar la siguiente frmula: ( )

) )a

Aplicando por ejemplo a la posicin , en el que se produce una transicin de ( ) que ser: ( | | ) ( | | ) ( | | ) ( | | ) Ahora podemos calcular los valores de los biestables a partir de las ecuaciones iniciales: ( ) ( ) ( ) ) ( ( ) ( ) ( ) ( ) Por ltimo sustituimos los valores conseguidos en la funcin de la matriz:

El ltimo paso consistira en mediante la matriz funcional que hemos calculado, dibujar el diagrama de estados, ya que conocemos la transicin de cada uno de los elementos en cada momento.

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Diseo con biestables J-K

Ordenacin de los estados
Como la sntesis se hace con electrnica no programable, el problema de la asignacin de estados es ms complicado ya que ahora conviene optimizar el diseo. Para ello se reordenan los estados buscando conseguir que los 1 de las funciones de excitacin de las entradas de los biestables queden juntos en los mapas de v-k para obtener ecuaciones de disparo mas simplificadas. Por lo que la ordenacin consiste en la bsqueda de adyacencias entre estados. Los modos en que dos estados pueden ser adyacentes son los siguientes: 1- Si para alguna o algunas entradas ambos estados producen la misma salida. Siendo los estados iniciales y finales adyacentes, ya que se cumple la ley de equivalencia. 2- Si los sucesores de un mismo estado para entradas diferentes son tambin diferentes: 3- Si cierran un ciclo de oscilacin bajo entrada constante: 4- Si existe alguna entrada para la que ambos estados den la misma salida: ( ) ( )

Reglas
Lgicamente cada regla de adjudicacin de adyacencias introduce un conjunto de restricciones por lo que es prcticamente imposible que un circuito secuencial satisfaga todas. Un procedimiento simplificado es dar prioridad a aquellas adyacencias que cumplen las siguientes reglas: 1- Se deben dar asignaciones adyacentes a estados con igual estado siguiente para alguna entrada. Cuanto mayor sea el nmero de estados siguientes iguales mayor prioridad. 2- Se deben dar asignaciones adyacentes a estados sucesores de un mismo estado para entrada adyacentes(que solo varan en el valor de uno de sus bits). Estas reglas solo deben aplicarse cuando no existen soluciones integradas existentes que cubran nuestras necesidades.

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Contadores
Definicin
Los contadores son circuitos secuenciales capaces de recorrer una secuencia de estados. Cada vez que reciben un tren de impulso estos progresan en los estados. A nivel digital son autmatas finitos de estados en los que el estado coincide con la codificacin en binario del nmero correspondiente con los biestables, es decir el estado 6 (110 en binario)sera . Por lo que para desarrollar un contador de 8 estados necesitaremos biestables para contabilizar. Los contadores se pueden construir mediante cualquier tipo de los biestables anteriormente estudiados, pero durante el temario se estudiar su construccin con biestables tipo J-K y D. Debido a que los biestables J-K permiten facilidades en la eleccin del estados de inicio y son el estndar en la integracin MSI, mientras que los tipo D se utilizarn debido a su uso inmediato mediante lgica programable. Los biestables se clasifican segn dos caractersticas principales, su dependencia del tiempo para clasificarlos en sncronos y asncronos y su carcter reversible para clasificarlos como reversibles o no reversibles.

Contadores asncronos
La forma ms sencilla de disear un contador asncrono consiste en la utilizacin de biestables J-K con una entrada de 1 en J y en K, por lo que funciona como un biestable T, mientras que la entrada de reloj sera donde se introducira la seal que controla los estados, en caso de que halla varios biestables se conectan en serie utilizando la salida del primero para la entrada de reloj del siguiente. El disparo se hace con cada bajada de 1 a 0. Si utilizamos la salida negada para activar los subsiguientes biestables conseguiremos que la cuenta sea hacia atrs, por lo que mediante una entrada auxiliar que permita elegir cual salida utilizar para el siguiente biestable podemos crear un contador reversible. El problema reside en que la lnea de control de la reversibilidad no debe variar durante el proceso pues podra producir incoherencias y es la razn por la que los contadores reversibles suelen ser sncronos. Se pueden utilizar las entradas de Preset y clear con el objetivo de ampliar posibilidades y simplificar el circuito. Los principales objetivos de estas entradas son dos. Por un lado podemos cortar la secuencia del contador en caso de necesitar menor cantidad de casos, como por ejemplo un contador de 10 estados. Para ello utilizamos las entradas de Preset o clear para mandar todos los biestables a 0 o 1 segn interese. En el ejemplo anterior se podra hacer buscando el estado 9 y activando los Preset de los contadores cuando esto ocurriera llevando el biestable al estado 1111 y siendo el siguiente estado el 0. El otro uso de estas entradas sera facilitar la seleccin del estado inicial.

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Contadores sncronos
Los contadores asncronos tienes dos problemas principalmente relativos por un lado a la mxima frecuencia de trabajo dependiente de la suma de los retardos proporcionados por los biestables que intervienen pues su cambio esta encadenado y por otro lado aunque relacionado el problema de que al no cambiar todos los biestables a la vez tarda un tiempo en estar estable el estado. La solucin a estos problemas se encuentran en los contadores sncronos pues estos cambian los biestables de forma simultnea evitando los problemas antes mencionados, estos se consigue gracias a que todos los biestables son controlados por la seal de reloj la cual los cambia al estado deseado en cada pulso de forma casi instantnea. Para ello los contadores sncronos se disean con los biestables J-K sin una seal continua y esta se vara segn el cambio que se desee al igual que cualquier sistema secuencial estndar.

Aplicacin del mtodo general a la sntesis de contadores con PLDs

Una vez conocido el mtodo para sintetizar contadores asncronos y sncronos , pasamos a describir la forma de sintetizar un contador utilizando el procedimiento general de sntesis de sistemas secuenciales mediante PLDs de N macroceldas con al menos un biestable de tipo D. Para se tomar el ejemplo de un biestable de 3 bits reversible: 1- Descripcin de la funcin: Un contador reversible sncrono de 8 estados en un circuito secuencial en el que existe una entrada de control tal que cuando esta se encuentra en alta el contador incrementa y cuando se encuentra en baja disminuye. 2- Representacin: Para la representacin necesitamos dos matrices funcionales cada una asociada a una entrada diferente, determinando la matriz funcional total como: ( ) 3- Asignacin de estados: Puesto que no hay estados redundantes no podemos simplificar el circuito por adyacencias. Para contar 8 estado nos son necesarios , como utilizamos biestables de tipo D las funciones de excitacin no hace falta y calcularlas y finalmente la asociacin de estados es tambin sencilla y rpida pues que asociamos la salida de cada biestable a un bit de estado. 4- Sntesis de : Mediante la inspeccin de la matriz de estado hayamos la expresin de cada biestable mediante la suma los estados iniciales que hacen 1 en el siguiente estado a por la variable de entrada es decir: Se repite este proceso con los otros dos biestables. Finalmente vemos que para sintetizar este circuito necesitamos una puerta PAL con 4 entradas, la variable que decide el sentido y las realimentaciones del estado. La parte combinacional de la PAL sintetiza las 3 funciones de excitacin y sus biestables se encargan de almacenar el estado. Gracias a la flexibilidad de la estructura podemos modificar el contador con el objetivo de que cuente menos estados.

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Registros de desplazamiento
Definicin
Un registro de desplazamiento consiste en un circuito secuencial que posee una estructura formada por una serie de biestable conectados en serie con el primero conectado a la entrada y el ultimo realimentando la entrada. Existen distintas posibilidades de carga del registro en serie y en paralelo. Bsicamente la informacin entra por el primer biestable y es transferida a los siguientes ante cada pulso de reloj de forma que el contenido se pasa de un biestable a otro. El contenido de cada biestable se obtiene mediante una funcin en el caso del primer biestable de la entrada externa y el ltimo biestable de forma que: ( ) ( ) ( ) ( ) ( ) ) ( )] [ ( ( ) ( )

Clasificacin y aplicaciones
Segn el tipo de entrada salida y la existencia o no de realimentacin se clasifican los registros de desplazamiento de la siguiente manera: 1- (S-S), entrada serie, salida serie. 2- (S.P), entrada serie, salida paralelo. 3- (P-S), entrada paralelo, salida serie. 4- (P-P), entrada paralelo, salida paralelo. Las principales aplicaciones de los registros de desplazamiento son la conversin de datos de serie a paralelo y viceversa, como elementos de memoria transitoria, como subsistemas de ayuda a las unidades aritmtico-lgicas( puesto que desplazar es equivalente a multiplicar o dividir por dos), como lneas de retardo digital, en sistemas de adquisicin de datos y como generadores de secuencias para el control secuencial y concurrente de un conjunto de operaciones de clculos de transferencia de informacin.

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Tema 7. Temporizadores y relojes

1. Circuitos de tiempo 2. Monoestables 3. Astables 4. Circuitos de tiempo 555 5. Temporizadores programables 6. Relojes

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Circuitos de tiempo
Clasificacin
Los relojes son bsicamente un oscilador no lineal en el que la frecuencia del oscilacin la marca un cristal o un circuito multivibrador, llamado astable ya que es un circuito binario en el que ninguno de sus dos estados es estable durante mucho tiempo lo que provoca el cambio continuado entre sus estados. Vamos a clasificar los relojes segn la onda que generan: 1- Temporizador elemental: Marca un intervalo de tiempo de duracin predeterminada y con instantes de inicio y fin bien definidos. El circuito responsable de esta funcin se le denomina monoestable, porque solo tiene un estado estable, siendo la duracin del estado no estable el que define la duracin del pulso. Se utiliza para introducir retardos de valor controlable, para conformar pulsos y definir sucesos temporales entre dos pulsos sucesivos. 2- Oscilador digital elemental: Genera una onda cuadrada o un tren de impulsos de frecuencia controlable. El circuito responsable se conoce como astable o multivibrador, porque tienen ambos estados inestables, de forma que en su operacin normal est conmutando constantemente entre los dos estados: La frecuencia de oscilacin la marca la red de acoplo capacitativo que enlaza a dos amplificadores realimentados. 3- Formas de onda compuestas: Consiste en la sntesis de seales monoestables y astables a partir de temporizadores programables, puesto que las seales necesarias a menuda necesitan de seales con caractersticas especiales como pulsos estrechos o estados estables durante un tiempo determinado, hecho que no se puede conseguir con las seales bsicas. El primer circuito de este tipo fue el 555, el cual puede configurarse como astable o monoestable, y posee seales de Reset y Preset adems de control de modo y programacin de ambos tipos de ondas. 4- Relojes monofsicos y polifsicos: Como la funcin de un multivibrador o astable no posee suficiente fiabilidad como para hacer dependiente un circuito complejo como un microprocesador de ella, existen otros tipos de circuitos denominados relojes en los que la frecuencia de oscilacin la fija un cristal, siendo el resto de la electrnica la que se encarga de hacerlo compatible con los niveles lgicos del circuito que lo utiliza, introduciendo seales de habilitacin/inhibicin o de aadir un contador como divisor de frecuencias.

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Monoestables
Definicin
Un monoestable es un circuito binario con un estado estable y otro metaestable, el cual depende de una constante de tiempo de una red RC que establece la realimentacin entre los dos inversores que lo forman. Bajo condiciones estacionarias un circuito monoestable se encuentra en un estado estable en el cual seguir mientras no se le aplica ninguna seal externa. Al llegar una seal de disparo el circuito pasa al estado metaestable permaneciendo all hasta que el proceso e carga del condensador termine.

Esquemas
El primer circuito se encuentra formado por una puerta NOR que recibe la seal externa y la realimentacin del circuito, un condensador, una resistencia, una fuente de energa y una puerta NOT que recibe el resultado despus del circuito RC. Siendo la frmula que define el tiempo en el metaestado:

El funcionamiento del circuito consiste en que el condensador se encuentra inicialmente descargado, ya que tanto la seal de entrada como la seal de realimentacin se encuentran en baja, y por consiguiente la salida de la puerta NOR est en alta. Tras el disparo mediante la seal externa la seal que llega al condensador cae transmitiendo el impulso a la puerta NOT que empieza a cargarse hacia la fuente, pasando a alta hasta que la tensin de carga del condensador atraviesa el valor umbral , provocando de nuevo el cambio en el inversor y a su vez la vuelta de la puerta NOR a su estado inicial. El segundo esquema consiste en el uso de dos circuitos RC con diodo cada uno con su inversor. En el estado estable la entrada al inversor A est en alta y la salida en baja, lo que implica que la entrada del segundo es baja y la salida alta. Al aplicar una transicin negativa o un impulso de espiga el condensador A se carga con polaridad negativa tierra y la salida del inversor A pasa a alta, cargndose el condensador B hacia la fuente a travs del diodo B y el inversor A y dando la salida del inversor B como baja. A medida que el condensador A se carga la salida del inversor A contina en alta hasta que la tensin del condensador A supera la tensin umbral del inversor A, pasando en este momento su salida a baja. El diodo B evita de manera transitoria la descarga del condensador B que se haba carga cuando el inversor A se encontraba en alta, el condensador B empieza entonces a descargase permaneciendo la salida del inversor B en baja hasta que la descarga del condensador B pasa por el punto umbral del inversor, volviendo la salida del inversor B en este momento a su estado inicial.

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Astables
Definicin
Los circuitos astables son circuitos binarios con dos estados inestables de forma que actan como osciladores no lineales o multivibradores conmutando constantemente entre los dos estados a una frecuencia determinada dependiente de la constante de tiempo de la red de acoplo la cual determinada por el esquema utilizado y los componentes elegidos.

Esquemas
El primer circuito est formado por un amplificador operacional con un condensador y una resistencia respectivamente en sus entradas negativa y positiva. Por ltimo realimenta las entradas con la salida de est pasando por 2 resistencias. Suponemos que inicialmente el amplificador est saturado a positivo, con lo que aparece a travs de su entrada positiva de valor: A partir de ese instante el condensador se va cargando a travs de la resistencia que va a la entrada negativa hasta que el potencial en dicha entrada supera el valor fijado por la entrada positiva, variando segn la ecuacin: ( ) ( ) Tras el primer semiperiodo la tensin en la entrada negativa alcanza el valor fijado en la entrada positiva y la salida del comparador diferencial conmuta de estado, calculamos el tiempo requerido para la conmutacin mediante la sustitucin del tiempo en la ecuacin de la entrada negativa: ( ) ( ( ) )

Una conmuta el comparador diferencial su salida pasa a saturacin negativa estableciendo un nuevo valor en la entrada positiva de: Comenzando entonces la descarga del condensador hasta que cruza de nueva el valor de la salida positiva momento se repite el ciclo. Siendo la expresin de la entrada negativa iguales pero los valores de entrada y salida diferentes. Al igual que en los otros circuitos binarios podemos crear un esquema formado por dos puertas inversoras aadindoles un condensador, resistencia y fuente de energa que permita oscilen entre los dos valores. Siendo el principio de estos biestables el uso de la tensin umbral la cual se alcanza en una u otra puerta inversora segn la carga y descarga del condensador.

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Circuitos de tiempo 555

Definicin y componentes
Estos circuitos de tiempo son capaces de actuar como monoestables o astables con frecuencia de pulso y oscilacin controlables, realizando tambin funciones de modularizacin en anchura de pulsos o deteccin de pulsos omitidos. El diagrama funcional consiste en dos comparadores internos que controlan el estado de un biestable el cual ataca a su vez a un transistor de descarga de una etapa de salida. Las tensiones que reciben los comparadores son siempre proporcionales a la fuente, lo cual proporciona una sincronizacin de la salida de forma independiente de la entrada. La eleccin entre los modos de funcionamiento monoestable y astable se hace mediante un conmutador de dos posiciones y dos circuitos diferentes que proporcionan las entradas necesarias. Los componentes de los circuitos 555 (pg. 550) son: 1. Tierra: Se conecta directamente a tierra y su valor de tensin es el ms negativo del circuito. 2. Disparo: Consiste en el terminal sensible a niveles de tensin con un valor de 1/3 de la tensin de la fuente que es igual a la entrada positiva del segundo comparador. Cuando la seal de este terminal baja del tercio del valor de la fuente el biestable pasa a alta provocando que la salida pase a alta tambin, a este terminal se le pueden aplicar tensiones que varan entre el valor de la fuente Vcc y la tierra. 3. Salida: El nivel de tensin est generalmente en baja y pasa a alta durante el estado metaestable u oscila entre ambos estados en el modo astable. 4. Reset: Este terminal posee un nivel de control de 0,6 a 0,7V, cuando la tensin es inferior a este valor se interrumpe el ciclo del circuito y se devuelve al estado de reposo pasando el biestable a conduccin, al transistor que utiliza para descarga, impidiendo que este se pueda carga de nuevo. Cuando a este terminal se conecta a una fuente el circuito se pone en funcionamiento. Existen otras funciones de control de este terminal tiles en aplicaciones especficas. 5. Control: Este terminal se encuentra conectado a la tensin de referencia del primer comparador, sin embargo se puede conectar a tierra a travs de una resistencia externa o mediante una tensin externa que permita cambiar la seal de referencia de los comparadores actuando como entrada de seal de control. Cuando no se usa con este propsito se debe conectar a tierra o a un condensador de orden 0,01mF para filtrar el ruido de la fuente. 6. Umbral: Es la entrada externa del primer comparador, ya que en la otra entrada (la negativa) recibe 2/3 de la fuente proporcionada por la fuente. Debido a esto cuando la tensin en este terminal supera la de referencia el biestable pasa a baja. 7. Descarga: Este terminal es el drenador del transistor de descarga, el cual se usa para descargar el condensador que se encarga de la sincronizacin independiente de las entradas. Pasamos ahora a describir los modos bsicos de funcionamiento como monoestable o como astable.

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Funcionamiento como monoestable

El modo monoestable inicia con los terminales de descarga y de umbral unidos, los terminales de RESET y fuente unidos y entre la ltima unin y la entrada del condensador externo se introduce el partidor clsico de todos los monoestables, con su resistencia y condensador. Inicialmente el condensador se encuentra descargado debido al transistor de descarga. Al aplicar un impulso negativo al terminal de disparo, cuando el potencial de disparo cae por debajo de la tensin de referencia introducida desde la fuente provoca que el comparador cambie de estado y arrastre con el al biestable, pasando a corte el transistor de descarga, que permite cargase el condensador externo del circuito. Una vez el biestable ha sido disparado por la seal de entrada, no se puede disparar de nuevo hasta que no finalice el ciclo, permaneciendo la salida en alta hasta que el proceso de carga alcance el umbral del otro comparador, lo que provocar que el primer comparador ponga a cero el biestable, lo cual llevara a travs del terminal de descarga a cambiar la salida.

Funcionamiento como astable

En la configuracin astable el circuito se redispara a l mismo mediante una realimentacin entre los terminales de disparo y umbral, de forma que la tensin entre los extremos del condensador oscila en 1/3 y 2/3 de la tensin que suministra la fuente, siendo necesario separar los terminales 6 y 7 mediante . El condensador se carga a 2/3 de Vcc a travs de y y se descarga hasta 1/3 de Vcc a travs de . Lo que implica que variando la razn entra las resistencias nos permite controlar el ciclo de oscilacin. Con lo que si separamos los semiciclos podemos establecer la siguiente ecuacin: ( ) | | ( )

Para hacer mximo este cociente, debe ser lo ms pequea posible, pero lo suficientemente grande para limitar la corriente del terminal de descarga. Finalmente para mejorar el ciclo se usa se puede introducir un diodo en paralelo con , lo que provoca que la corriente de carga pase por y el diodo, mientras que la descarga lo hace a travs de . En esta configuracin los tiempos de alta y baja en la salida son funcin de resistencias independientes: | | ( ) Finalmente cabe comentar que en la configuracin astable se puede usar el terminal de Reset para llevarlo a tierra cuando se desee parar la oscilacin, teniendo as un control lgico del oscilador con una simple puerta o conmutador lgico.

Funcionamiento como detector de omisin de pulsos

Esta funcin se caracteriza por producir una salida siempre que falte un pulso en la entrada durante el tiempo de retardo. Lo cual se consigue estableciendo un tiempo de retardo algo mayor que intervalo existente entre los dos pulsos de entrada. As, el ciclo de sincronismo esta constantemente puesto a cero por el tren de pulsos de entrada hasta que un cambio en la frecuencia de este tren o la omisin de un pulso permite que se complete el ciclo de sincronismo produciendo un cambio en el nivel de salida.

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Temporizadores programables
Definicin
Para prolongar la duracin del retardo y para simplificar el trabajo con circuitos 555, existe otra familia de circuitos de tiempo programables, para lo que incluyen: Un oscilador, un contador programable, un biestable y un circuito de control. Estos circuitos pueden actuar como monoestables, generando pulsos que van desde microsegundos hasta das o astable en el que generan una frecuencia base y 8 suboctavas. La programacin de la duracin se hace mediante un circuito RC y a travs de la configuracin de vuelta a cero de un contador que permite configurar unos tiempos que van desde RC hasta 255RC.

Esquema funcional
El oscilador interno puede inhibirse para usar una base de tiempos externa que convierte al circuito en un contador programable y un generador de ocho suboctavas de la frecuencia base. Las forma de onda comienza su ciclo cuando se recibe la aplicacin de un pulso de disparo que facilita el contador poniendo todas sus salidas a baja e inicializando los tiempos. La capacidad externa se carga a travs de R desde 0,2V hasta 0,7V generando una oscilacin de periodo RC. En las descargas se generan los pulsos que pasan al contador y el ciclo se termina cuando se genera el pulso de RESET, el cual inhibe la base de tiempo, el contador y pasa a alta todas las salidas del contador incluida la de arrastre. Las salidas del contador son transistores en colector abierto que permiten la programacin mediante su conexin a un potencial positivo usando conmutadores. En caso de que todas las salidas estn conectadas juntas, la funcin de salida estar en baja hasta el final, pero el ciclo puede acabar antes con solo conectar las salidas adecuadas del contador a la entrada de RESET. En caso de no conectarse a ninguna salida del circuito a RESET este actuar como un oscilador a partir de la aplicacin del pulso inicial.

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Relojes
Definicin
Los relojes son circuitos de tiempo semejantes a los circuitos 555 pero de mucha mas precisin y fiabilidad en la frecuencia de oscilacin. La razn de esta mejora radica en la utilizacin de un cristal de cuarzo en el lugar de la red RC. El resto del reloj incluye amplificadores, circuitos conformadores de onda, contadores para dividir la frecuencia y un conjunto de seales de control para facilitar, inhibir o establecer condiciones iniciales. En caso de que el reloj genere mas de una salida se denomina polifsico en caso contrario hablaramos uno monofsico. El esquema general de un reloj consiste en un oscilador, un amplificador, un circuito de paso de seal sinusoidal a seal digital con niveles de una o ms familias lgicas y un circuito generador de las distintas fases que incluye; un contador y conjunto de puertas lgicas y retardos. Todas estas funciones se encuentran ya integradas de forma que para el uso del reloj solo nos hace falta aadir la corriente y el cristal de cuarzo que fija la frecuencia de oscilacin.

Oscilaciones
En los relojes los osciladores sintonizados en los que el circuito resonante se sustituye por un cristal. Mientras que en un circuito L-C hay frecuencias bajas en las que predomina la impedancia de la rama capacitativa y para frecuencias altas domina la impedancia inductiva y existe una frecuencia, denominada frecuencia de resonancia en paralelo en las que las impedancias ambas ramas se compensan dejando una impedancia nula. La frecuencia a la que esto ocurre se conoce como frecuencia de resonancia y se calcula mediante la expresin de la reactancia inductiva con la correspondiente a la reactancia capacitativa de forma que: ( ) ( )

Esta situacin ideal se ve alterada en la realidad debido a las prdidas en la bobina, lo que obliga a considerar una pequea resistencia en serie con la bobina. Lo que provoca que el circuito oscile es necesario cerrar el lazo de realimentacin a travs de un amplificador de forma que este compense las prdidas de forma que la ganancia total del lazo sea la unidad para esa frecuencia: ( ) , ( )Por lo que cuando queremos que la oscilacin sea muy precisa y estable usamos un cristal de cuarzo como circuito resonante para simular la red (R, L, C). Cuando a un cristal de cuarzo se le aplica un potencial elctrico externo se provocan deformaciones dependiendo de su estructura y se comporta como un circuito resonante con dos posibilidades de resonancia: serie (frecuencia ) en la que la impedancia es cero y paralelo (frecuencia ) en la que la impedancia es infinito. Ambas frecuencias estn muy prximas y la pendiente de la curva de impedancia es muy alta, de manera que si introducimos al cristal en un circuito que le compense las prdidas, este oscilar con una frecuencia fija extremadamente precisa y estable.

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BLOQUE III. MEMORIAS

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ndice
Tema 8. Memorias RAM y CAM ........................................................................................................................................... 71 Memorias de lectura/escritura voltiles ................................................................ 72 Clasificacin ............................................................................................................................... 72 Organizacin de las memorias RAM estticas (SRAM) ...................................... 73 Esquema ...................................................................................................................................... 73 Modo de funcionamiento ...................................................................................................... 73 Tiempos de lectura/escritura ............................................................................................. 73 Evolucin de las SRAM .................................................................................................. 74 Evolucin SRAM asncronas ................................................................................................ 74 Evolucin SRAM sncronas................................................................................................... 74 Celdas RAM estticas (SRAM) en tecnologa bipolar .......................................... 75 Descripcin funcional ............................................................................................................ 75 SDB-SRAM (SRAM con diodos de barrera Schottky) ................................................. 75 Celdas RAM estticas (SRAM) en tecnologa MOS................................................ 76 Modelo con 6 transistores NMOS de realce ................................................................... 76 Modelo con 4 transistores NMOS ...................................................................................... 76 Organizacin de las memorias RAM dinmicas (DRAM) .................................. 77 Introduccin .............................................................................................................................. 77 Esquema temporal .................................................................................................................. 77 Modificaciones .......................................................................................................................... 78 DRAM sncronas con bancos mltiples ........................................................................... 78 Celdas RAM dinmicas (DRAM) en tecnologa MOS ............................................ 79 Introduccin .............................................................................................................................. 79 Evolucin del diseo............................................................................................................... 79 Modelo con un solo transistor ............................................................................................ 80 Tema 9. Memorias de acceso secuencial ......................................................................................................................... 81 Organizaciones de acceso secuencial ...................................................................... 82 Organizacin FIFO ................................................................................................................... 82 Organizacin LIFO ................................................................................................................... 82 Estructuras CCD ....................................................................................................................... 82 Etapas dinmicas en MOS y CMOS ............................................................................. 83 Modelo de registro bsico .................................................................................................... 83 Modelo de registro en lgica dinmica............................................................................ 83 Modelo de registro en tecnologa CMOS ......................................................................... 83 Estructuras CCD ............................................................................................................... 84 Introduccin .............................................................................................................................. 84 Estructura ................................................................................................................................... 84 Cronograma ............................................................................................................................... 84 Memorias FIFO sobre celdas RAM en CMOS .......................................................... 85 Introduccin .............................................................................................................................. 85 Tipos de FIFO ............................................................................................................................ 85 Arquitectura de las FIFO-RAM ............................................................................................ 85 Aplicaciones de las FIFO ............................................................................................... 86 Introduccin .............................................................................................................................. 86

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Tema 8. Memorias RAM y CAM

13. Memorias de lectura/escritura voltiles 14. Organizacin de las memorias RAM estticas (SRAM) 15. Evolucin de las SRAM 16. Celdas RAM estticas (SRAM) en tecnologa bipolar 17. Celdas RAM estticas (SRAM) en tecnologa MOS 18. Organizacin de las memorias RAM dinmicas (DRAM) 19. Celdas RAM dinmicas (DRAM) en tecnologa MOS 20. Circuitos de memoria asociativa (CAM)

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Memorias de lectura/escritura voltiles

Clasificacin
Dentro de las memorias voltiles y de acuerdo al procedimiento de direccionamiento o acceso a la informacin tenemos: 1. Memorias de acceso aleatorio (RAM): En estas la informacin se organiza por bits o palabras de n bits que se almacenan en posiciones fsicas que son accesibles de forma independiente. Lo cual permite acceder a una posicin cualquiera leer su contenido o escribir de nuevo. El tiempo de acceso a cualquiera de las posiciones es el mismo. A su vez estas se clasifican en memorias estticas y dinmicas, atendiendo a la forma de almacenamiento(biestables o condensadores) y por extensin a las exigencias de los perifricos adicionales para recuperar la prdida de carga por las corrientes de fuga. 2. Memorias de acceso por contenidos (CAM): En estas se escribe d forma anloga a las RAM, pero se lee por el contenido de las celdas no por la direccin, consistiendo su proceso de lectura en la comparacin simultnea de un contenido, o parte de este con todos los contenidos de la memoria o de un sector, de la misma forma que cuando existe una coincidencia se extrae la direccin correspondiente, o el resto de la informacin en caso de haberse realizado la comparacin con solo una parte de los n bits. 3. Memorias de acceso secuencial (FIFO y LIFO): Estas tienen la estructura de registros de desplazamiento, de modo que el acceso tanto a lectura como a escritura se realiza de forma secuencial. Los datos pueden recircular en los registros o acumularse en estructuras. En las estructuras FIFO los datos van circulando de manera que el primero introducido es el primero en salir, mientras que en las estructuras LIFO los datos se van agregando y cuando se accede se recibe el ltimo que se incluy.

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Organizacin de las memorias RAM estticas (SRAM)

Esquema
Las memorias RAM estticas estn formadas por un gran nmero de biestables R-S y un conjunto de circuitos perifricos de direccionamiento y control de operaciones de lectura/escritura. El elemento bsico es la celda R-S, la cual almacena un bit y un conjunto de celdas se organiza en trmino de bytes o palabras que se tratan globalmente. Cada direccin corresponde a una palabra por lo que con k bits podemos administrar palabras de forma que la manera ms inmediata de acceder a cada una de las palabras es un decodificador de k a K. Sin embargo esta organizacin no es eficiente debido a la longitudinal del circuito, pues es ms eficiente una estructura matricial donde las zonas verticales y horizontales sean mas comparables. Esto se consigue al dividir los bits de direccin en dos grupos cada encargado de direccionar filas o columnas, de forma que el elemento seleccionado es la interseccin entre filas o lnea de palabra y columna o lnea de bit. Si a estos circuitos decodificadores aadimos los circuitos de control de los procesos de lectura/escritura, de seleccin de circuito y los circuitos de entrada salida obtenemos el esquema bsico de organizacin de una memoria SRAM. Hay que tener en cuenta que lo que direccionamos son las coordenadas en un plano, lo cual quiere decir que trabajamos con una imagen tridimensional.

Modo de funcionamiento
Como ejemplo utilizaremos un circuito con 512 filas para el que necesitamos 9 bits de control, 256 columnas para el que necesitamos 8 bits de control. Como las palabras son de 8 bits necesitamos 8 lneas de entrada/salida. Finalmente la gestin de la funcin que realizan estas lneas en los distintos modos se controla a travs de un buffer de 3 estados, de forma que cuando se facilita la salida de datos, los buffers de salida estn activos y los de entrada desconectados en estado de alta impedancia. Cuando es la entrada de datos la que est habilitada los datos entran por las mismas lneas fsicas pero ahora los buffers de salida estn inhibidos y los de entrada facilitados. El circuito de control que contienen la memoria consta de cuatro seales que le permiten operar en cuatro modos: lectura, escritura, bajo consumo cuando no est seleccionada y seleccionada con las salidas inhibidas. La tabla de verdad correspondiente a las distintas configuraciones sera la siguiente: 1 X 0 0 0 CE 2 X 0 1 1 1 X X 0 X 1 X X 1 0 1 Entradas/Salidas Alta Z Alta Z Salida activada Entrada activada Alta Z Modo Bajo consumo Bajo consumo Lectura Escritura Seleccionada pero con salidas inhibidas Consumo Standby Standby Activa Activa Activa

* CE1: Facilitacin del circuito; CE2: Facilitacin del circuito; OE: Facilitacin de la salida; WE: Facilitacin de la entrada, Para escribir en el circuito debemos poner en baja la seal de seleccin del circuito y activar la orden de escritura lo cual provocar que se escriba en la direccin especificada, para leer debemos activar las lneas de seleccin del circuito y facilitamos la salida de datos desactivando la orden de escritura. Adems este circuito tiene la posibilidad de ponerse en bajo consumo cuando no est seleccionado desactivando cualquiera de las seales de habilitacin del circuito., finalmente podemos tener el circuito seleccionado pero sin tener facilitadas las salidas y consumiendo lo mismo que e los modos de lectura escritura.

Tiempos de lectura/escritura
Libro pginas 592-594.

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Evolucin de las SRAM

Evolucin SRAM asncronas
Para conseguir aumentar la velocidad de las SRAM se introducen las siguientes modificaciones sobre las versiones asncronas bsicas: 1. Hacer que la memoria sea sncrona y con posibilidad de acceso por rfagas a varias direcciones de memoria generadas automticamente a partir de un acceso inicial convencional a una direccin de inicio de rfaga. 2. Modificar la arquitectura de la memoria de tal manera que las lneas de entrada y salida queden separadas aumentando el ancho de banda del bus interno y aadiendo seales externas de control que producen un circuito direccionado y seleccionado antes de activar las entradas. 3. Usar arquitecturas divididas en varias zonas con el objetivo de que el recorrido medio de acceso a una celda sea menor. 4. Desarrollo e nuevas tecnologas en adicin o sustitucin de las CMOS, como por ejemplo BiCMOS, Arseniuro de Galio (AsGa) o bipolar ECL, pues estas tecnologas son ms rpidas y ofrecen mayores niveles de corriente pero a cambio son mas caras y consumen ms. 5. Desarrollo de memorias SRAM orientadas a aplicaciones especficas, como por ejemplo su uso como memoria cach de correspondencia directa con la memoria principal o con distinto grado de asociatividad, o para aplicaciones de video.

Evolucin SRAM sncronas

Dentro de las innovaciones antes mencionadas vamos a centrarnos en la introduccin de SRAM sncronas de rfaga, las cuales incluyen dos mecanismos: 1. El uso de registros y el comportamiento sncrono: La diferencia esencial entre las memorias sncronas y asncronas radica en que en las asncronas los procesos de lectura/escritura ocurran tras un tiempo de asentamiento de los niveles de tensin en las distintas seales de control mientras que en las sncronas todo tiene que ocurrir en los flancos de subida o bajada, por lo que al quedar bajo el control del reloj general del procesador se disminuyen o eliminan los intervalos temporales de espera. Para hacer sncrona la SRAM necesitamos introducir registros en las entradas de direcciones, datos y seales de control y en los datos de salida. Estos registros permiten la sincronizacin de la memoria pues en los flancos positivos se captan los valores y se almacenan en los biestables sin necesidad de que permanezcan retenidos en espera del asentamiento, en el siguiente pulso los contenidos de esos registros pasan a operar sobre el resto del circuito SRAM, siendo prcticamente igual al del caso asncrono. Y lo mismo ocurre con la forma de operar a partir de los registros, captndose primero la direccin y almacenndose en el registro hasta el siguiente pulso de reloj, en el que se decodifica; a continuacin aparecen los contenidos en el registro de datos de salida, pasando en el siguiente pulso los datos del registro a los buffers. 2. El segundo mecanismo consiste en el acceso a las direcciones por rfagas, mecanismo que es incorporado tanto por SRAM como por DRAM, siempre que sean sncronas. Es una forma muy rpida de acceder de una vez a la informacin almacenada en un conjunto de direcciones prximas. Para ello se accede en primer lugar a la primera de las direcciones por el procedimiento normal y despus se accede al resto de las direcciones de la rfaga a travs de un mecanismo interno que las genera usando un contador de dos bits que, a partir de los dos bits menos significativos del registro de direcciones, A0 y A1 genera la secuencia 00,01,10,11. Al ser generadas internamente, el acceso a estas direcciones es mucho ms rpido.

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Celdas RAM estticas (SRAM) en tecnologa bipolar

Descripcin funcional
Como muestra la figura se forma mediante 2 transistores multiemisor, los cuales se sitan sobre la estructura mnima de dos inversores realimentados agregando una lnea para conectar las lneas de bit y se utiliza el circuito de polarizacin para seleccionar la celda en la que se quiere leer o escribir, para ellos los emisores E1 y E2 se apoyan sobre el pulso de seleccin de celda, lo que hace que su valor cambio entre 0,3V y 3V. Se elige el convenio de decir que la cada celda almacena un 1 cuando el transistor Q1 est conduciendo y almacena un 0 cuando es el transistor Q2 el que conduce. Por consiguiente, el emisor adicional de Q1 est conectada a la lnea de escritura de 1 y el de Q2 a la de escritura de 0, yendo estas lneas a muchas ms celdas pero solo pudiendo operar sobre aquellas seleccionadas. Finalmente el valor de la lectura aparece sobre un amplificador diferencial que conecta las lneas de lectura de ambos estados lgico. A fin de cuentas este sensor de lectura se limita a dos resistencias conectadas entre las lneas de lectura y una fuente de 1,5V. Para seleccionar una celda el decodificador de direcciones manda un impulso positivo de 3V por la lnea WL que en estado de reposo tena un valor bajo, en estas condiciones el transistor Q1 contina en conduccin pero ahora su emisor activo es E1, por lo que la informacin se conserva. Para leer se selecciona la celda, produciendo solo el emisor del transistor que conduce el que proporciona corriente a una de las lneas de datos produciendo un pulso a la salida del amplificador de lectura. Para escribir un dato en la celda se comienza direccionndola de la misma forma que en el proceso de lectura, introducindose el dato que queremos almacenar por la lnea de bit correspondiente. Suponiendo que se quiera escribir la informacin complementaria a la que existe en el biestable, mandamos un pulso de WL, bajando de forma simultnea la tensin de la lnea manteniendo en alta la lnea BL, lo que produce una diferencia de tensin entre ambas lneas haciendo pasar al transistor Q2 a conduccin y mediante procesos regenerativos arrastrando Q1 a corte, con lo que se volcara el valor del biestable.

SDB-SRAM (SRAM con diodos de barrera Schottky)

Las celdas SRAM en tecnologa bipolar se emplean en el diseo de memorias cach donde importa mucho ms la velocidad de transicin que la capacidad, sin embargo presentan problemas propios de la tecnologa, concretamente la baja impedancia respecto a los circuitos MOS, lo que produce por un lado la muy difcil obtencin de celdas bipolares dinmicas, obligando al uso de la realimentacin y por otro lado, la baja calidad de la funcin de conmutacin necesaria en el proceso de seleccin de una celda concreta para lectura/escritura y el aislamiento de todas las dems. Para resolver en parte el problema del aislamiento debido a la baja impedancia, se usan diodos de barrera Schottky y lneas dobles para la seleccin de bit, siendo el resto del circuito el convencional que ya conocemos, estando formados por dos inversores acoplados en realimentacin pero no se polarizan solo los emisores sino que tambin los colectores, mientras que las lneas de bit estn sujetas a una fuente de 1,5V al igual que en el modelo anterior siendo su funcionamiento en general anlogo. Cuando la celda no est seleccionada, los transistores estn polarizados con 1V ya que WL1=1,3V y WL2=0,3V, siendo este voltaje suficiente para mantener el estado de la celda, aunque reduce el consumo. Con el mismo objetivo de disminucin del consumo se contribuye con la inhibicin de la componente ms pequea de la resistencia de carga RL, gracias al diodo de Schottky, dejando solo la resistencia ms grande, lo que disminuye la corriente de colector y por tanto el consumo. Dado que las lneas de bit estn sujetas a la fuente de 1,5V los segundos emisores estn al corte con lo que la celda se encuentra aislada. En el modo lectura, las lneas de palabra WL1 y Wl2 pasan a sus valores altos de potencial WL1=4,3V y WL2=2V, pasando los diodos Schottky a conduccin y reduciendo al resistencia efectiva de la carga y aumentando el valor de la corriente de colector. Los emisores conectados a WL2 pasan al corte porque las lneas de bit estn en el valor bajo de la tensin y la corriente de emisor del transistor Q1, que es el que conduce en este caso va hacia la lnea de bit provocando un incremento de tensin en la resistencia que apoya la lnea con 1,5V. Este cambio de tensin es el que detecta el amplificador sensor. Finalmente para escribir un cero en la celda, la lnea BL se lleva a 0V estando en alta a la vez las dos lneas de palabra. En estas condiciones de polarizacin el transistor Q2 pasa a conduccin y cambia el estado almacenado en la celda de 1 a 0, tras lo que las lneas de palabra vuelven a su potencial de reposo.

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Celdas RAM estticas (SRAM) en tecnologa MOS

Modelo con 6 transistores NMOS de realce
La idea del diseo de celdas MOS estticas es la misma del caso bipolar, partiendo de un biestable MOS con dos inversores acoplados y aadiendo otros dos para las operaciones de seleccin, lectura y escritura. Suponemos que la celda almacena un 1 cuando el transistor Q1 est conduciendo y el Q2 se encuentra en corte y al revs para almacenar un 0, estando aislada la celda del resto cuando los transistores Q5 y Q6 son puertas de transferencia abierta, es decir , con una alta impedancia, debido a la polarizacin que reciben de la lnea de palabra WL, procedente del decodificador de direcciones. Para leer el contenido se activan sus puertas de transmisin poniendo la fuente en WL, con lo que los transistores Q5 y Q6 conducen y transmiten el potencial del punto A a la lnea de datos correspondiente. Anlogamente el potencial del punto B, se transmiten la otra lnea de datos y el amplificador diferencial de lectura extrae el dato, lo que provoca que al final del proceso de lectura aparezcan 12V en BL y 0V en , mientras que cuando se lea un 0 ser al revs. Para escribir en la celda se comienza direccionndola mediante un pulso positivo en WL, como en el caso anterior. Para escribir un 1 se mantiene BL en 12V y se baja la tensin de a 0V, lo que hace que Q1 conduzca a travs de Q6, quedando el drenador de Q1 a 0V. Como esta es la tensin del terminal de puerta de Q2, este pasa a corte. Cuando WL vuelve a 0V, el 1 lgico queda almacenado en la celda puesto que los transistores Q5 y Q6 pasan a corte dejando la celda aislada.

Modelo con 4 transistores NMOS

Mientras que la celda anterior necesitaba seis transistores, esta versin solo necesita cuatro puesto que se ha simplificado mediante la sustitucin de los dos inversores acoplados, por un par de inversores NMOS con carga resistiva. As al cambiar los transistores NMOS por resistencias, el tamao de la celda se reduce. El parmetro ms importante en este tipo de celdas e el valor de la resistencia que debe ser suficientemente alto como para conseguir un buen margen de ruido y un bajo consumo y suficientemente baja para no deteriorar el valor de los retardos de propagacin en las transiciones de baja a alta. Este segundo punto se soluciona parcialmente precargando las lneas de bit al valor de la fuente, de forma que las transiciones de baja a alta en las lneas de bit solo ocurren durante la precarga y no durante la operacin de lectura. As las cargas resistivas nunca tienen que suministrar corriente durante una transicin. Aunque los esfuerzos hasta ahora iba encaminados a aumentar la densidad de integracin del ncleo de las celdas, para direccionar, leer y escribir los datos hacen falta un conjunto de circuitos perifricos como decodificadores, amplificadores sensores y circuitos de temporizacin y control de los que depende en gran medida la velocidad y eficacia del circuito. Puesto que todos han sido explicados anteriormente menos los amplificadores sensores pasamos a explicarlos brevemente. La importancia de los amplificadores sensores se debe a lo reducido del salto de tensin medido en la operacin de lectura, a la necesidad de ofrecer niveles de corriente superiores a los del interior de la celda para acelerar las transiciones en las lneas de bit y al problema del ruido que se superpone a los niveles de seal. Afortunadamente, las celdas SRAM admiten amplificadores diferenciales como sensores porque tienen salida diferencial con lo que el factor de rechazo al modo comn amplificador diferencial puede compartirse entre varias columnas insertando los transistores de paso del decodificador de columnas entre las celdas de memoria y el diferencial.

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Organizacin de las memorias RAM dinmicas (DRAM)

Introduccin
Las principales ventajas de las RAM dinmicas frente a las estticas reside en la sencillez de sus celdas bsicas puesto que pueden construirse con solo un transistor de acceso y almacenando la informacin en un condensador. Esto permite que la densidad de integracin sea muy alta y se alcance el equilibrio entre densidad, velocidad y coste que las hace idneas para uso como memoria principal. Sin embargo no todo son ventajas pues al almacenar la carga en un condensador, el proceso de lectura es destructivo por lo que hay que rescribir cada vez antes de acabar el ciclo de lectura para restaurar la carga de la celda. Por otro la do existen procesos de fuga que hacen que se degrade el contenido por lo que hay que mantener el valor de estas mediante un proceso de refresco cada cierto tiempo. El problema reside en que no podemos confiar en la presencia de la operacin de lectura en ese instante, lo que har innecesario un refresco, puesto que el proceso de lectura rescribe lo ledo. En resumen estas memorias ofrecen mayor capacidad para una misma rea de silicio pero son mas lentas que las SRAM porque, como conciencia del tipo de celda que usan, se debe aumentar el tamao del circuito externo necesario para su organizacin. De nuevo esto disminuye el tamao del circuito pero incrementa el tiempo de acceso. Como se muestra en la figura 11.20 la versin simplificada del diagrama de bloques de una memoria DRAM de 4Mx1bit, se compone por un ncleo comn con las SRAM y algunos circuitos adicionales para las funciones de multiplexado de la direccin y el refresco. Es comn la matriz central de 1024x4096 celdas, los amplificadores sensores y los circuito decodificadores de filas y columnas. Es nuevo el multiplexado de los bits de direccin, los dos relojes (Column Address Strobe) y (Row Address Strobe), el cronograma de la seal de control de lectura/escritura ( ) y el mecanismo de refresco. Son reseables entre los nuevos componentes el reloj que controla la seleccin de filas en la DRAM, estando la fila seleccionada determinada por los datos presentes en las lneas de direcciones cuando la seal est activa. El reloj que controla la seleccin de las columnas en la DRAM, estando la columna seleccionada determinada por los datos presentes en las lneas de direcciones cuando la seal se encuentra activa. Estos relojes actan de forma alternativa, actuando primero el almacenando la direccin de la fila en el buffer de filas y despus el que almacena la direccin de columna y as sucesivamente. El control controla el ciclo de lectura/escritura.

Esquema temporal
Libro paginas 615-617.

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Modificaciones
Una primera forma de aumentar la velocidad de una DRAM consiste en conseguir acceder a un mayor nmero de bits de datos en cada ciclo de lectura o escritura, lo cual conlleva dividir la arquitectura interna pro zonas o segmentos a los que se accede simultneamente cargando en paralelo distintos grupos de amplificadores sensores. Por ejemplo una DRAM de 1Mx16 se divide en 16 matrices de 1024x1024 bits y por consiguiente 1024 amplificadores asociados a sus columnas. As, durante un ciclo de lectura estn activos los 16 grupos de amplificadores sensores y tras la bajada del , cada uno de estos bancos posee los datos procedentes de las filas de 1024bits direccionadas en sus respectivas matrices. Cuando el decodificador de columnas selecciona la columna direccionada, los bits procedentes de esta columna en cada una de las 16 matrices se desplazan por caminos internos paralelos entre los amplificadores sensores y los terminales de entrada/salida, ahorrando as el tiempo necesario en un acceso paralelo. Ahora tenemos 16 bits en el mismo tiempo que necesitbamos para 1. En el modo de acceso aleatorio, tras la activacin del reloj de filas haba un gran nmero de bits que tenan que esperar en los amplificadores sensores a que su columna fuera seleccionada, mientras que aquellas aplicaciones que admiten segmentacin del conjunto de direcciones de memoria, puede usarse un direccionamiento ms rpido llamado en modo de pgina en el que la lnea de facilitacin de la direccin de una fila se mantiene activa mientras se leen todas las columnas de esa pgina. Es decir que la baja slo una vez por pgina mientras la va bajando y subiendo para cada una de las columnas e l pginas. Este modo de acceso se mejora si los buffers de direcciones de columna se activan con la bajada de y permanecen abiertos cuando se encuentra en alta, dispuestos a captar las direcciones de las distintas columnas de la pgina en cada una de las bajadas de la . Esto significa que las direcciones son activas tan pronto como la direccin de una columna es vlida, sin tener que esperar a las transiciones de bajada de . Este modo pgina rpido se vuelve a mejorar con la facilidad adicional (Extended Data Out). Esta extensin de la salida de datos se consigue cambiando la ruta de salida de los datos de forma que el flanco de subida del reloj ya no tenga que inhibir a los buffers de salida. Ahora los datos anteriores permanecen vlidos cuando pasa a alta y se puede acceder a la siguiente direccin de columna antes de que el procesador acepte los datos vlidos actuales. Es decir, eliminamos el retardo de .

DRAM sncronas con bancos mltiples

A pesar de las mejoras todava hay una diferencia significativa entre la velocidad a la que los procesadores necesitan los datos que solicitan a las DRAM y la velocidad a la que estas les pueden suministrar. Esta disparidad ha motivado el que se busque nuevas arquitecturas de interfaz sncrona para las DRAM. El proceso es anlogo al que vimos con las SRAM, pues se trata de dotar de registros a las entradas de direcciones, datos y seales y y dejar el control en manos del reloj principal del procesador, mientras la DRAM realiza sus procesos de lectura/escritura, lo que permite al procesador usar el tiempo de espera en otras tareas. Tras un nmero de ciclos de reloj los datos estarn disponibles en la salida de la DRAM. Siguiendo una estrategia anloga a las SRAM, las DRAN sncronas tambin usan una arquitectura dividida, con mltiples zonas internamente independientes que permiten aumentar su velocidad al hacer posible la lectura o escritura en una zona mientras que, en otras zonas se est procediendo a un proceso de precarga o refresco.

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Celdas RAM dinmicas (DRAM) en tecnologa MOS

Introduccin
Cuando se desea una lata capacidad y bajo consumo a costa de una reduccin en la velocidad de la memoria, se eligen las memorias DRAM puesto que a parte de las variaciones que se producen a nivel de organizacin y direccionamiento su celda bsica permite reducir al mximo el rea de integracin y el consumo. La tecnologa ideal para el desarrollo de estas celdas es la MOS pues permite una gran minimizacin debido a su alta impedancia y su capacidad de inyectar, confinar y mantener carga. Aunque en realidad sea suficiente con poder controlar y detectar la presencia de carga en un condensador para poder interpretar el valor lgico del dispositivo. Sin embargo y a pesar de las barreras activas que se pueden generar en una estructura MOS se producen prdidas de carga de modo que al cabo de un tiempo determinado el paquete de carga se borra, con lo que se hace necesaria la introduccin de unos circuitos de refresco que reconstruyan la informacin de forma peridica antes de que se pierda.

Evolucin del diseo

Con el diseo de 4 transistores que se obtiene desde el modelo de 6 mediante la sustitucin de dos transistores que efectuaban una carga capacitativa por dos resistencias que producen una carga resistiva, para posteriormente eliminar estas resistencias puesto que simplemente impedan la descarga del sistema lo cual poda reponerse mediante una rescritura peridica. As la reduccin en complejidad y rea del semiconductor compensaba el rea y complejidad adicionales necesarios para los mecanismos de refresco. El siguiente paso fue pasar de cuatro a tres transistores. Esta simplificacin aparece como consecuencia de que el almacenamiento del dato y su complementario al igual que en cualquier biestable era innecesario y gracias a esta eliminacin se acaba con la redundancia y se reduce el rea de integracin, obtenindose un circuito en el se separan los caminos de lectura y escritura con un mecanismo de precarga, aunque la informacin se sigue almacenando a travs del valor de la carga almacenada en el condensador C2 y del transistor de carga Q5 que est en conduccin o corte dependiendo del valor de carga del condensador, puesto que este se encuentra entre fuente y puerta. La lnea de bit se encuentra precargada a fuente. Puesto que el transistor Q5 se encuentra en serie con Q4 y este se apoyo en , la lnea de salida depende del valor del condensador pues dependiendo de este valor cambiar el estado de Q5 que har mediante el Q4 que la tensin de salida baje o suba, dando lugar a un proceso de lectura. Esta celda opera siempre en ciclos de dos fases, durante la primera parte de cada ciclo de lectura/escritura se realiza una precarga en las lneas de entrada y salida a travs de Q1 y Q2. Al ser la lnea de entrada altamente capacitativa la transferencia de un 1 al condensador no reduce el nivel de precarga. Para escribir un 0 se descarga el condensador en la lnea. El ciclo de lectura se realiza pasando Q4 a conduccin al final de la precarga. Hay que tener en cuenta que esta celda es inversora por lo que el valor de salida ser el inverso al contenido en la celda. El mecanismo de refresco usado para recuperar la carga de la celda consiste en el dato almacenado, poner su inverso en la lnea de entrada y escribirlo de nuevo, activando la lnea de lectura WS.

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Modelo con un solo transistor

Otra reduccin en el tamao de las celdas bsicas se consigue usando un solo transistor y cuyo principio de funcionamiento es muy sencillo, pues basta con un transistor que facilite la entrada y la salida de carga en un condensador. Durante el ciclo de lectura, el valor del dato se coloca en la lnea de datos BL y se eleva el potencial de la lnea de palabra WL y dependiendo del valor del dato la capacidad de la celda se carga o descarga. Antes de realizar una operacin de lectura, la lnea de bit se precarga a una tensin de referencia y al activar la lnea de palabra WL se redistribuye la carga entre la lnea de bit y la capacidad de almacenamiento, lo que produce un cambio de tensin en la lnea de bit y dependiendo del sentido del cambio se almacena un 1 o un 0, siendo el valor del incremento de tensin: ( )

Dado que la capacidad de almacenamiento de C1 es mucho menor que CBL, el cambio de tensin es muy pequeo por lo que necesita ser amplificado por los sensores, teniendo en cuenta adems que la lectura de estas celdas es destructiva, lo que implica que tras una operacin de lectura es necesario restaurar el estado de carga previa. Respecto a este ltimo modelo nos interesan los aspectos cualitativos bsicos del comportamiento de esta celda que siguen los siguientes pasos. El transistor Q1 se encuentra conectado a dos condensadores uno de almacenamiento y otro de direccionamiento. La lectura y escritura se consigue pasando a conduccin Q1 mediante la lnea de palabra WL de manera que el dato queda almacenado como un nivel de carga en el condensador de almacenamiento. Para leer tenemos que medir la carga almacenada en el condensador de almacenamiento para lo que redistribuimos esa carga haciendo que los dos condensadores acten como un partidor de tensin y el incremento o disminucin de potencial que se produzca en dicha redistribucin es la medida del estado de la celda. Despus se amplifica la seal y se restaura el valor de la celda. Siendo la salida de estas celdas la nica que no puede medirse directamente mediante un amplificador sensor, aunque podemos convertir la salida nica en una salida diferencial mediante una tensin de referencia como la otra entrada diferencial, ya que esta nos permitira convertir un pequeo pulso de tensin en uno de los dos estados lgicos.

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Tema 9. Memorias de acceso secuencial

1. Organizaciones de acceso secuencial 2. Etapas dinmicas en MOS y CMOS 3. Estructuras CCD 4. Memorias FIFO sobre celdas RAM en CMOS 5. Aplicaciones de las FIFO

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Organizaciones de acceso secuencial

Organizacin FIFO
Es una organizacin serie-serie porque los datos se leen en serie y se escriben en serie y es FIFO porque el primer dato que se recibe es el primero en salir. En caso de que no entren nuevos datos y el lazo est cerrado, los datos circularn. Esta constante lectura y escritura reconstruye la informacin de las celdas y permite mantener la informacin como hara el sistema de refresco de las DRAM. As cuando se escribe se hace al principio de la fila en mientras que para leer los datos se toman del principio de la fila en . Para cada bit de la palabra existe un registro formado por k biestables.

Organizacin LIFO
Una organizacin diferente sera la LIFO en la que los datos se toman y se ponen en el mismo punto con lo que el ltimo en entrar ser el primero en salir, de forma que los sucesivos pulsos de reloj empujan las palabras hacia arriba o las dejan caer segn el valor del bit que marca el sentido del desplazamiento. Hay que tener cuenta que cuando se cambio de lectura a escritura hay que cambiar tambin el sentido de la direccin de desplazamiento.

Estructuras CCD
Libro pginas 646-648.

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Etapas dinmicas en MOS y CMOS

Modelo de registro bsico
Debido a la alta impedancia de entrada de los transistores MOS se puede almacenar carga en la capacidad de la puerta, de forma que se puede realizar un registro mediante un condensador en paralelo con los terminales de la puerta y fuente de un transistor y conectado a la lnea de datos a travs de un conmutador. Al aplicar una tensin de entrada en la puerta y el condensador a travs del conmutador, el condensador se carga. Al abrir el conmutador, el condensador retiene la carga durante bastante tiempo debido a la poca prdida que tiene ya que el nico escape es la entrada del transistor, lo que permite retener la informacin y actuando como una celda de memoria voltil. La salida de esta celda de memoria se toma del drenador de forma que el condensador nunca se descarga al leerlo, aunque en la prctica el conmutador se construye con un transistor la carga termina por perderse pues la resistencia que este proporciona es finita.

Modelo de registro en lgica dinmica

Para el desarrollo de este se utiliza el esquema de la pgina 649, el cual es uno de los primeros construidos con lgica dinmica y para el que se necesita un reloj de dos fases. Suponiendo que se introduce un 0 a la entrada. Durante el intervalo en el que el primer reloj est en alta los transistores Q2 y Q3 pasan a conduccin, como consecuencia del 0 de la entrada Q1 se encuentra en corte y el punto P1 se acerca al valor de la fuente por el transistor de carga Q2, siendo este nivel de carga 1 transferido a travs de Q3 al transistor C1. Comienza entonces la fase del segundo reloj en la que los transistores Q5 y Q6 conduzcan y como consecuencia del 1 almacenado en C1 el transistor Q4 tambin conduce, llevando al P3 a tierra, esta informacin se transfiere a C2 a travs de Q6, quedando almacenado en este cuando termina la fase del segundo reloj, que vuelve a pasar Q5 y Q6 a corte. As tras el pulso de los dos relojes se ha desplazado el 0 de la primera etapa a la entrada de la segunda. Ya que de forma anloga esto ocurre en los dems registros, tenemos la estructura bsica de un desplazamiento de registros.

Modelo de registro en tecnologa CMOS

Como una versin anloga de la anterior pero construida con tecnologa CMOS tenemos la que aparece en la pgina 650 del libro. Para comprender la estructura general del diseo de una etapa de registro de desplazamiento debemos tener en cuenta tres pasos: Usar las capacidades parsitas para almacenar de forma transitoria paquetes de carga, usar inversores para controlar los estados y usar puertas de transmisin para facilitar la carga y descarga de esas capacidades bajo el control de un reloj. En este circuito, la puerta de transmisin facilita el proceso de carga del primer condensador y contribuye a la descarga con los impulsores de los inversores en CMOS. Estos inversores mantienen el estado o conmutan, empujando hacia delante el paquete de carga que almacena el condensador al rito del reloj monofsico.

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Estructuras CCD
Introduccin
Un dispositivo CCD est formado por una sucesin de estructuras MOS que pueden almacenar paquetes de carga en pozos de potencial, pudindose estos inyectar, transferir y extraer bajo el control de un reloj polifsico que desplaza el pozo de potencial a lo largo de la superficie (SCCD) o en un canal enterrado (BCCD). As, un CCD acta como un registro de desplazamiento en el que la informacin no est representada por tensiones o corrientes sino por paquetes de carga. Su uso es extendido en: Memorias digitales, formacin de imgenes y procesamiento de seales digitales. Esto es posible puesto que los CCD no son una nueva estructura sino una forma diferente de usar las conocidas estructuras MOS en tecnologa de silicio. De hecho los dispositivos MOS se pueden considerar como transistores MOS multipuerta.

Estructura
1. Seccin de entrada: Con un diodo y una puerta que inyectan paquetes de carga en la estructura (ID) bajo el control de un potencial externo y una puerta (IG) con un control todo-nada del paso de la carga desde el diodo de inyeccin al primer pozo de potencial. La difusin p+ que rodea el rea evita la inversin del sustrato (P). 2. Seccin de transferencia: Formada por una sucesin ordena de contactos con las tres fases del reloj, tantas como bits, que controlan la forma y posicin del pozo de potencial en la interface y arrastran la carga desde la entrada a la salida. 3. Seccin de salida: Consta bsicamente de una capacidad construida a base de una unin P-N polarizada en sentido inverso, cuta tensin cambia cuando se le transfiere un paquete de carga detectando as la llegada de este. El diodo se pone a 0 mediante un conmutador de Reset, quedando preparado para la recepcin de un nuevo paquete de carga. Este nudo se suele conectar a un transistor MOS.

Cronograma
Libro pginas 653-654.

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Memorias FIFO sobre celdas RAM en CMOS

Introduccin
La funcin principal de las memorias FIFO es el almacenamiento transitorio de datos en aquellas situaciones en las que es necesario acoplar dos sistemas que operan a velocidades diferentes, ya que siempre que lleguen paquetes de forma irregular o de forma regular pero a mayor velocidad es necesario un almacenamiento intermedio, un buffer, en el que los datos que se escriben primero son los que primero salen. Las caractersticas que definen la necesidad de las memorias FIFO son: 1. Acceso a sistemas de proceso lento pero constante con datos que llegan de forma irregular 2. Acceso a sistemas que procesan en paquetes pero a los que los datos llegan de forma espordica. 3. Interfaces entre sistemas que trabajan a distinta velocidad. Los datos pueden escribirse en la FIFO a una velocidad y leerse a otra y el tamao de la FIFO necesaria en una aplicacin de comunicacin entre CPUs o entre una CPU y un perifrico, depende del tamao de los paquetes de datos a transmitir y de la diferencia entre las velocidades de los circuitos que se conectan. Cuanto mayor es esta diferencia, ms datos deber poder almacenar para que ni se quede vaca ni fuerce ciclos de espera. El tiempo de ciclo de una FIFO determina la velocidad del sistema en el que puede operar esta memoria sin necesidad de requerir estados de espera, poseyendo este dos parte; el tiempo de acceso y el de recuperacin. Obviamente la mxima frecuencia de operacin es la inversa del ciclo, siendo el tiempo de acceso el necesario para completar la operacin en curso y el de recuperacin el necesario para que la memoria vuelva al estado estacionario.

Tipos de FIFO
1. FIFO tipo registro de desplazamiento: En estas el nmero de palabras almacenadas es fijo y hay un sincronismo explcito y necesario entre las operaciones de escritura y lectura. A medida que van entrando nuevas palabras dato en los registros FIFO, otras van saliendo por el otro extremo. 2. FIFO de lectura/escritura mutuamente exclusivas: Son aquellas en las que en cada momento solo se puede leer o escribir, siendo el nmero de palabras mxima variable y siendo necesario ciertas condiciones en el cronograma entre seales procedentes de lectura y escritura. Es necesario un cierto nivel de sincronismo entre estos dos sistemas. 3. FIFO de lectura/escritura concurrente: Tienen un nmero variable de palabras almacenadas y posibilidad de lectura y escritura asncrona de manera que pueden coexistir ambos procesos. Lo cual implica que no hay restricciones en el cronograma entre los ciclos de lectura y escritura, siendo independientes y no requiriendo de sincronismo alguno entre ellos. Esto implica que cuando dos sistemas de distinta frecuencia se conectan no es necesario preocuparse de la sincronizacin pues se realiza internamente mediante el circuito Cronograma de las memorias concurrentes. Libro pginas 657-658.

Arquitectura de las FIFO-RAM

Hay dos tipos de arquitectura bsicas. La primera es la inherente a los registros de desplazamiento, cayendo cada dato hasta la primera posicin no ocupada, mientras que cuando se lee se saca el ltimo dato y se desplazan todos los dems, siendo el principal inconveniente el retardo intrnseco del recorrido de todo el registro cuando es grande tambin es grande. El otro tipo de arquitectura consiste en una organizacin circular con dos punteros, uno a la entrada de datos y otro a la salida, los cuales se van moviendo por el circuito segn van llegando nuevos datos o se van sacando, lo cual implica que cuando el punto de lectura alcanza al de escritura la lista se encuentra vaca, mientras que si es al revs la lista se encuentra llena. Estos circuitos se disean a partir de memorias SRAM con entrada y salida separadas y contadores para implementar los punteros, aadindose finalmente seales que muestran cuando la lista se encuentra llena o vaca. Siendo la principal ventaja de esta arquitectura que puede aumentarse significativamente su capacidad sin incrementar el tiempo de acceso ni la complejidad de los circuitos adicionales, a excepcin de los contadores.

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Aplicaciones de las FIFO

Introduccin
Las memorias FIFO funcin de manera general como memoria intermedias entre sistemas digitales de distinta velocidad o de modos diferentes de procesar los datos. Como es el caso de la conexin de procesadores con perifricos, conversin de digital a analgico en video o la transferencia de datos por bloques o en la recoleccin de datos previos o posteriores a la ocurrencia de un determinado proceso. Como los procesadores son ms rpidos que sus perifricos, la funcin de la FIFO es acoplar ambos velocidades, aunque tambin es de resear que debido al carcter bidireccional de muchos perifricos es conveniente el uso de memorias bidireccionales, las cuales se forman a partir de dos FIFOs unidireccionales. La FIFO tambin puede actuar como buffer de entrada o salida y en situaciones en las que se dispone o no de un dispositivo de control de acceso directo a memoria (DMA). Cuando la FIFO opera como un buffer de entrada y el procesador puede leer esos datos se genera una seal de interrupcin condicionada por los indicadores del estado de la carga. El procesador opera de forma anloga en el procesa de escritura de datos en un perifrico a travs de una FIFO, adems de que combinando la FIFO con un DMA podemos conseguir la transferencia de datos en bloques, acumulndose primero estos y cuando alcanza alguno de los valores de estado de carga, los transfiere a la RAM del controlador de acceso directo a memoria. Para ello se requiere que el control del bus durante la transferencia est gestionado por la FIFO, pues cuando el paquete de datos llega a la memoria RAM, se devuelve el control al procesador, lo que quiere decir que cuando se recibe una peticin de transferencia de datos ,el DMA interrumpe al procesador y toma el control del bus, transfiriendo el paquete almacenado de forma temporal en la FIFO y devolviendo el control al procesador. En caso de no usar la FIFO, el procesador debera esperar hasta el final de cada transferencia individual. Otra aplicacin de las FIFO esta relacionada con la adquisicin de datos para su tratamiento digital o transmisin. Por ejemplo cuando en un videoconferencia con una imagen de 1024x1024 pixels, generamos 1MB de datos por cada imagen, que tras una compresin de 32 a 1 an mantiene un peso de 32KB de datos que hay que transmitir/procesar. Para hacer ms eficientes estos procesos, los datos se almacenan de forma transitoria en una FIFO para esperar el momento de la transicin o proceso, lo que permite al resto del circuito digital desarrollar otra tarea mientras se procesan las imgenes.

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