Captulo 4

FUNCIONES DE RUTA DE DATOS

4.1. INTRODUCCIN

Hemos visto en el tema anterior que mediante chips MSI podamos implementar funciones aritmticas y lgicas con un nico circuito integrado. En este tema veremos que con estos chips MSI tambin podemos implementar lo que conocemos como funciones de Ruta de Datos y los Conversores de Cdigo. Los dispositivos que veremos a continuacin son los siguientes:

Mux:

selecciona una de entre 2n entradas en funcin de n lneas de control.

Demux: lleva la entrada a una de las 2n salidas en funcin de n lneas de control. Codificador: con 2n entradas, de las cuales slo una de ellas es activa, genera en las n salidas el cdigo binario asociado a esa lnea (cdigo de n bits). Decodificador: 2n salidas. el cdigo binario generado por las n entradas activa una de entre

Conversor de cdigo: Con un nmero arbitrario de entradas y salidas transforma las entradas de un cdigo en salidas de otro.

4.2.

MUX O MULTIPLEXO

Es un circuito selector de datos, es decir, la operacin de este dispositivo es seleccionar una de entre varias entradas y llevar su valor a la salida. Para realizar esta seleccin son precisas lneas de control que nos indiquen cual de las entradas es la seleccionada. Si
59

b 1 O e 60 O
O

i1 entrada is i7 i3 io i4 i2 i6 Seleccin

CAPTULO

4. FUNCIONES DE RUTA DE DATOS

funcionamiento de un MUX 8 a 1. Lneas de control

I

.l2

l2n.l .

io I i1

MUX
~

~y

la 1

ab

(n)

Figura 4.1: Representacin de un MUX. disponemos de 2n entradas son precisas n lneas de control, para referenciar a cada una de ellas. En la tabla 4.1 vemos un ejemplo para un MUX con n=3, donde tenemos 3 lneas de control (a, b, e) y 8 entradas (desde io hasta i7). Por tanto podemos definir el MUX 2n a 1 como aquel dispositivo con 2n entradas, una salida y n variables de control, de forma que el cdigo binario contenido en las lneas de control indica cual de las entradas es la que se conecta a la salida.

4.2.1.

Construccin de un MUX

En la tabla 4.2 presentamos las tablas de verdad del MUX 4 a 1 y del MUX 8 a 1. Se puede observar que solamente se trasmite a la salida el valor (O 1) de la entrada seleccionada, no influyendo en la misma las dems entradas, donde hemos puesto "x". Por ejemplo, para el MUX 4 a 1 si ab = 00 a la salida el valor de y ser el que haya en io, independientemente de los valores de i1, i2 e i3, es decir, para ab = 00 e io = O la salida ser siempre O para cualquier combinacin de valores de las otras tres entradas ili2i3 desde 000 hasta 111.

61 la construccin de en forma de de minterm, pero esta vez las variables de entrada que con sonfunciones "x" no intervienen ensuma la formacin de los trminos producto. del dispositivo, el siguiente funcionamiento: seabcio suele + incluir seal deigual "enable" o+"strobe" (s) para la inhibicin s Normalmente = 1: Funcionamiento normal, la abci2 salida a la entrada MUX 8 a 1: y = abci1 una + +es abci3 + abCi4 abci5 seleccionada. + abCi6 + abci7 MUX 4 lgicas s a = 1: O: y El = circuito abio + abi1 est + inhibido abi2 abi3 y partir la salida siempre (y = O). La obtencin de salidas estas ecuaciones a de es la tabla de cero verdad del MUX es similar a s expresines de las son las + siguientes:

1 1 x 1 1 O a O O b 25 24 1 2 1 23 2 26 0 27 1 O 22 21 23 x O x 1 Y x 1 O c 4.2.O MUX O O MULTIPLEXO 20

La inclusin de esta entrada en las expresines lgicas se realiza simplemente plicando cada trmino producto por s:

multi-

MUX 4 a 1: MUX 8 a 1:

= sa

bio

+ sabi1 + sabi2 + sabi3

= sa b cio + sa bcil + sabci2 + sabci3 + sab ci4 + sabci5 + sabci6 + sabci7

de estos MUX's a partir de puertas lgicas se muestra en la figura 4.2.

La construccin

62
a b

CAPTULO

4. FUNCIONES DE RUTA DE DATOS

a
b

I i2
Y
is i 7 i.

io

Y
i4 1 i3

Figura 4.2: Construcciones del MUX 4 a 1 y del MUX 8 a 1.

4.2.2.

rboles multiplexores

El mayor MUX comercial disponible en forma de chip es de tamao 16 a 1, pero podemos construir MUX's de cualquier tamao interconectando varios MUX en una estructura de rbol. Por ejemplo, podemos realizar un MUX 32 a 1 a partir de cuatro MUX 8 a 1 y un MUX 4 a 1, tal como se muestra en la figura 4.3. Cada MUX del primer nivel selecciona una de sus 8 entradas dependiendo de los bit s de control comunes e, d y e. El MUX del segundo nivel selecciona una de las salidas de los MUX's del primer nivel en funcin de los bit s de control a y b. El resultado final es que la salida toma el valor de una de las 32 entradas en funcin de las cinco lneas de control a, b, e, d y e. Notar que al MUX del segundo nivel (MUX 4 a 1) van las lneas de control ms significativas. El tamao del MUX global se obtiene multiplicando los tamaos de los MUX de los dos niveles. En este caso, MUX's 8 a 1 y un MUX 4 a 1 dan lugar a un MUX 8 x 4 a 1 (MUX 32 al). Tambin se pueden construir rboles multiplexores de cualquier nmero de entradas sin ms que aadir niveles de MUX's.

4.3.

DEMUX O DEMULTIPLEXO

Es un circuito deselector de datos, es decir, la operacin de este dispositivo consiste en tomar la nica entrada, seleccionar una de entre varias salidas y conectada a la entrada.

4.3. DEMUX O DEMULTIPLEXO

63

MUX I~ I I , 1 I ~
ig

.-;4al
,

i 16 i23

15 i 31 i24

abcde

Figura 4.3: rbol multiplexor 32 a 1.

DEMUX

a b

(n)

Figura 4.4: Representacin de un DEMUX.

00 0 02 1 05 04 03 07 06 1 1, O 1 O O O 1 O e CAPTULO 4. FUNCIONES DE RUTA DE DATOS 64 O , 03 = abi. ~la control nun indica variables cual de de control, las salidas es(DEMUX laactivas que que de se el a1 cdigo conecta aalta entrada. en las de lneas las salidas de salidas, tomany valor ("O" si forma son tensin contenido "1" si El son activas a control, tensin siguientes: salidas es la seleccionada. Si de disponemos 2n son precisas nresto lneas de baja). para referenciar cada una de ellas a salidas 2n). binario 06 = abci yinactivo 07 = abci. Por tanto podemos definir el DEMUX 1 a 2n como aquel dispositivo 2n DEMUX a 1 a 8: 00 = abci, 01 = abci, 02 = abci, 03 = abci, 04 = con abci,1 entrada, 05 = abci, Las tablas de verdad del DEMUX 1 a 4 y del DEMUX 1 a 8 (lgica positiva) son las 4.3.1. lneas de control que nos indiquen cual de las ccin son precisas
1,

a Construccin de un DEMUX

Al igual que en el caso del MUX, normalmente se suele incluir una seal de "enable" con el siguiente funcionamiento: o "strobe" (s) para la inhibicin del dispositivo,

s = O: El circuito todo i).

est inhibido

y todas

las salidas

son siempre

cero

(Oi

O, para

4.3. DEMUX a

O DEMULTIPLEXO b

65

0 06 5 07 3 4 0, 2

Figura 4.5: Construcciones s = 1: Funcionamiento

del DEMUX 1 a 4 y del DEMUX 1 a 8 .

normal, la salida seleccionada es igual a la entrada. multi-

La inclusin de esta entrada en las expresines lgicas se realiza simplemente plicando cada trmino producto por s:

DEMUX 1 a 4: DEMUX 1 a 8: 06 = sabci y

La construccin figura 4.5.

00 00 07

= sa bi, 01 = sabi, 02 = sabi, 03 = sabio = sabci, 01 = sabci, 02 = sabci, 03 = sabci,

=
sabci.

04

= sabci,

05

= sabc,
en la

de estos DEMUX's

a partir de puertas lgicas es la mostrada

4.3.2.

rboles demultiplexores

El mayor DEMUX comercial disponible en forma de chip es de tamao 1 a 16, pero podemos construir DEMUX's de cualquier tamao interconectando varios DEMUX en una estructura de rbol. Por ejemplo, podemos implementar un DEMUX 1 a 32 a partir de un DEMUX 1 a 4 y cuatro DEMUX's 1 a 8, tal como se muestra en la figura 4.6. El DEMUX del primer nivel lleva la entrada a una de sus cuatro salidas dependiendo de los bits de control a y b. Los DEMUX's del segundo nivel llevan cada una de las salidas

66

CAPTULO 4. FUNCIONES DE RUTA DE DATOS

. , I I L-J II III, I
16

15 8

la4
23 31

DEMUX

24

abcde

Figura 4.6: rbol demultiplexor 1 a 32. del DEMUX del primer nivel a la salida seleccionada en funcin de los bits de control comunes e, d y e. El resultado final es que la entrada se lleva a una de las 32 salidas en funcin de las cinco lneas de control a, b, e, d y e. Notar que al DEMUX del primer nivel (DEMUX 1 a 4) van las lneas de control ms significativas. El tamao del DEMUX global se obtiene multiplicando los tamaos de los DEMUX de los dos niveles. En este caso, el DEMUX 1 a 4 y los DEMUX's 1 a 8 dan lugar a un DEMUX 1 a 4 x 8 (DEMUX 1 a 32). Tambin se pueden construir rboles demultiplexores de cualquier nmero de salidas sin ms que aadir niveles de DEMUX's.

4.4.

DECODIFICADORES

Vamos a referirnos nicamente a los decodificadores binarios. La funcin de este dispositivo es tomar el cdigo binario de la entrada y activar (poner al) la lnea de salida que corresponde a ese cdigo binario, dejando el resto de las salidas inactivas (proceso que se denomina decodificacin). Un decodificador n a 2n presentar n entradas y 2n salidas. Las tablas de verdad del decodificador binario 2 a 4 y del decodificador binario 3 a 8 las mostramos en la tabla 4.3. Las expresiones lgicas de las salidas son:

4.5. CODIFICADORES

67

00

n a2ll (n)

I
O2 01

DECOD

t:

2n_1

b 0 0 03 02 05 04 07 101 O 1 06 O 1 O 1 e O . O 00

a O O

Figura 4.7: Representacin de un decodificador.

odificador 3 a 8.

Decodificador 2 a 4:

00

= a b,

01

= ab,

02

= ab,

03

= ab.

Decodificador 3 a 8: 00 = 06 = abc y 07 = abc.

abc, 01 = abc, 02 = abc, 03 = abc, 04 = abc, 05 = abc,

Estas expresiones son exactamente iguales a las de los DEMUX, pero con la diferencia de que no incluyen la entrada i. Por tanto los decodificadores binarios no se suelen construir como tales; lo que se hace es partir de un DEMUX y hacer la entrada dato = 1. Tambin se puede considerar un DEMUX como un decodificador con seal de strobe, donde la entrada estara haciendo esta funcin. Teniendo en cuenta esto, tambin podemos concluir que decodificadores mayores de 4 a 16 pueden ser construidos a partir de rboles demultiplexores poniendo la primera entrada a uno (i = 1).

Oe:'cl~,'{e.,Jc:s a .rllA\ ,0

4.5.

CODIFICADORES

f.,(l."o t..l, h

("es
C'

r. .c-.

Vamos a referirnos nicamente a los codificadores binarios. Un codificador es el dispositivo inverso a un decodificador. La funcin de este dispositivo es generar el cdigo binario de la nica lnea de entrada que est activa en cada instante de un conjunto de varias entradas (proceso denominado codificacin). Un codificador 2n a n presentar 2n entradas y n salidas. En principio slo se podr poner a 1 una de las 2n entradas.

68

CAPTULO 4. FUNCIONES DE RUTA DE DATOS

lO

. :tan
I

lZn_1

iZ

(n) I

-1

COD

~:

Figura 4.8: Representacin de un codificador.

Figura 4.9: Codificador 4 a 2. las siguientes, donde slo hemos hemos incluido las combinaciones de entrada permitidas:
O '/,0
'/,0 las tablas de un codificador binario 4 a 2 y de un codificador 8 a 3 son

a b '/,2 '/,1 '/,3 '/,5 '/,4 '/,7 '/,6 O O O O O e

1 1 1 1

1 -

La expresin lgica de las salidas es la siguiente:

Codificador 4 a 2: a = i2 + i3,

i1 + i3'

4.6. CONVERSORES

DE CDIGO

69

Como puede observarse las expresiones de las salidas son la suma lgica de los trminos de las lneas de entrada a 1 que ponen dicha salida a 1. Estas expresiones sencillas se deben al gran nmero de indiferencias que presentan las salidas.

4.5.1.

Codificadores con prioridad

sucede en el diseo anterior cuando se ponen varias de las de los cdigos binarios asociados a cada una de esas lneas de como salida. Tal como hemos diseado el dispositivo (poniendo no permitidas) no podemos decir nada sobre esta cuestin.

Cabe preguntarse qu lneas de entrada al, cul entrada es el que se tomar indiferencias en las salidas

Es posible imponer prioridades a las lneas de entrada, de tal forma que si varias de ellas estn activas el codificador slo tendr en cuenta a la ms prioritaria. Supongamos que queremos construir un codificador 4 a 2 tal que las lneas de mayor peso sean las ms prioritarias: i3 > i2 > i1 > io. El orden i3 > i2 > i1 > io es el orden de prioridad ms usual y stos van a ser los circuitos codificadores que se encuentren en el mercado. La tabla de verdad de un codificador de este tipo es la siguiente:
'/,0

a b '/,1 '/,2 '/,3 O O O O O

x 1 1 1

a b

x 1

= i3 + i1z2Z3 i2i3 == i3i3 ++ i2i1z2

En la tabla de verdad, slo ha de tenerse en cuenta la lnea ms prioritaria a uno. As, por ejemplo, si i2 = 1 e i3 = Osabemos que la salida ha de ser 2, independientemente de los valores de las lneas io e i1 (segunda fila de la tabla). Por otro lado, la obtencin de estas ecuaciones a partir de la tabla de verdad es similar a la construccin de funciones en forma de suma de minterm, pero teniendo en cuenta que las variables de entrada que son "x" no intervienen en la formacin del trmino producto. A diferencia con un codificador sin prioridad, en un codificador con prioridad todas las combinaciones de entrada tienen definido un valor de salida y, por lo tanto, no hay indiferencias en las funciones de salida del codificador. Como comentario final, indicar que los codificadores comerciales binarios pueden llegar a ser de 16 a 4. Para disear codificadores mayores no es posible construir rboles de decodificadores siguiendo el mtodo para MUX y DEMUX, y habra que estudiar cada caso en particular.

4.6.

CONVERSORES

DE CDIGO

Un coversor de cdigo es un dispositivo que genera la traduccin entre dos cdigos diferentes. Los nmeros de entradas y salidas de este dispositivo vienen dados respecti-

70
S-M
06 O. o" o,

CAPTULO 4. FUNCIONES DE RUTA DE DATOS

C'2 16 a~ 4 o. 4 o. COO

a 82 16 OECOO ~81~ ~

83 80

o" o. o, i,,, i, i. ;,3 i'5 i7 i6 i'2

;10 ;11

Figura 4.10: Diseo de un conversar S-M a C'2 para nmeros de 4 bits.

Figura 4.11: Display de siete segmentos. vamente por la longitud del cdigo de partida y del cdigo traducido. La construccin de estos dispositivos es particular para cada tipo de conversin de cdigos elegida. Una forma sencilla de realizar conversores es partiendo de decotlificadores y codificadores. En la figura 4.10 podemos ver un ejemplo de un conversor de nmeros de 4 bits en formato signo-magnitud a formato complemento a 2, utilizando un decodificador binario 4 a 16 y un codificador binario 16 a 4. Sin embargo, este mtodo tiene el inconveniente de la limitacin del tamao de los codificadores, con lo cual si el cdigo de salida es de ms de cuatro bits, ya habra que estudiar una implementacin especfica para el conversor. Un ejemplo interesante es la conversin BCD a siete segmentos. Un visualizador (display) de siete segmentos consta de siete segmentos etiquetados a, b, e, d, e, f y 9 (figura 4.11), que pueden ser iluminados individualmente mediante LED's. El visualizador incluye una entrada de control para cada segmento de forma que si la entrada corres-

4.6. CONVERSORES

DE CDIGO

71

-- d b DISPLAY 1 f 1 O 1 1 -9 2 3 5 8 1- O O ENTRADAS O O B 4 6 7 O e A a C 9

- -- -

SALIDAS

Cuadro 4.4: Conversin BCD a 7 segmentos. pondiente al segmento a est activa ste se iluminar, mientras que si est inactiva segmento permanecer apagado. Igual para los seis segmentos restantes.

el

El codigo BCD (cdigo binario decimal) consta de 4 bits en los cuales las combinaciones posibles son las que generan los nmeros binarios O, 1, 2, 3, 4, 5, 6, 7, 8, 9, que son precisamente los dgitos que se emplean en el sistema decimal. La conversin BCD a 7 segmentos viene dada por la tabla 4.4.

72

CAPTULO 4. FUNCIONES DE RUTA DE DATOS

EJERCICIOS
4.1. Construir un sistema que acepte como entradas tres nmeros de cuatro bits y proporcione como salida el nmero mayor. Disear con dispositivos MSI (decodificadores, codificadores, MUX y DEMUX), sin utilizar puertas lgicas:
1)

4.2.

Un dispositivo con cuatro entradas, una salida y cuatro seales de control, de modo que si la seal de control i-sima est activa (valor lgico 1), la salida del dispositivo ser igual a la entrada i-sima. Solamente una de las seales de control estar activa en cada instante. Un dispositivo que reciba como entrada nmeros comprendidos entre el Oy el 15 en formato binario puro, y genere una salida que puede tomar 3 valores: igual a 1 si la entrada est comprendida entre el Oy el 5, igual a 2 si la entrada est entre el 6 y ellO, e igual a 3 si la entrada est entre el 11 y el 15.

n)

4.3.

Disear un dispositivo con la estructura mostrada en la siguiente figura, donde solamente dos de las entradas tomarn el valor 1 en cada instante (una de cada grupo de entradas), tal que si una de las entradas 1 se pone a 1 (las dems a O) y una de las entradas D se pone a 1 (las dems a O), se active una nica lnea de salida S, de modo que si Ix = 1 y Dy = 1 entonces SXPLUSY = 1.

4.4.

Contruir el dispositivo definido mediante la siguiente tabla, donde xo, Xl, X2 Y X3 son entradas dato, a y b son entradas de control e Yo, YI, Y2 e Y3 son salidas.
a

O 1 1 O

b X2 Xl Y2 YI 1 X3 O' Y3 1 1 O O Xl Xo X o Yo

4.5.

Construir un dispositivo con entradas Ii y Ej, i, = 0,1, ... ,15 y salidas Sk, k = O,... ,31, de tal forma que si en cada instante tenemos a una sola de entre cada grupo de 16 entradas a 1 (Ix = 1, Ey = 1) y el resto a O (Ii = OVi X, Ej = O V y) produzca las siguientes salidas:

=1=

=1=

4.6. CONVERSORES

DE CDIGO
a 1 y las otras 31 salidas a O. a 1 y las otras 31 salidas a O.

73

1)
11)

Si x > y se ha de poner Si x

SXMINUSY

=y

se ha de poner

S2xx

a 1 y las otras 31 salidas a O.

m) _ 4.6.

Si x < y se ha de poner

SYMINUSX

La suma en octal de dos dgitos se define de la siguiente forma:

O 1 01 11 12 14 2 6 4 3 7 00 04 03 05 02 07 13 05 04 03 02 01 10 10 06 07 15 16 5 06

Disear un circuito que realice la suma en octal de dos nmeros de 3 bits para dar un resultado de 6 bits, asumiendo la siguiente codificacin binaria: O 1 2 3 4 5 6 7 011 100 111 000 001 110 010 101

as por ejemplo, 4 PLUS 7, con esta codificacin sera: 001 PLUS 101 = 100 000. 4.7. Construir un dispositivo que implemente el siguiente algoritmo:
Sean A, B Y C enteros de 4 bits en formato binario puro. If A> B then If A > C then (A PLUS B) Else (A PLUS C) ::; B then If B > C then (B PLUS C) Else (A PLUS B PLUS C)

Else if

4.8.

Construir un dispositivo con entradas A, B Y C (de 4 bits cada una) y salidas S (de 4 bits) y N (de 2 bits), tal que:
1)
11)

La salida S ser Osi las entradas A, B Y C son todas distintas. Si las entradas son todas iguales, S ser igual a las entradas.

74

CAPTULO
'"

4. FUNCIONES

DE RUTA DE DATOS

PERIFERICOS

A AB Ae AA RB DB De Dni Rn Re

B C D
11\ 1

ISPOSITIVO

CANAL DE SALIDA
Figura 4.12: Dispositivo controlador de perifricos. m)

y si hay

dos entradas iguales, S ser igual a esas dos entradas.

Por otro lado, la salida N proporcionar el nmero de entradas iguales, es decir, en los casos anteriores valdr O, 3 Y 2, respectivamente. 4.9. Disear un dispositivo encargado de la gestin del envo de datos desde 4 perifricos etiquetados A, E, C y D a un canal de salida Y (ver la figura 4.12), de la siguiente forma:
1)

Cuando un perifrico desea enviar un dato al canal avisa al dispositivo envindole una seal de requerimiento (RA, RE, Re o RD). Como el dispositivo slo puede atender a un perifrico en cada momento, en el caso de que varios perifricos activen simultneamente su seal de requerimiento, el dispositivo atender al perifrico de mayor prioridad (con el orden A > B > e> D). Una vez que el dispositivo ha decidido atender a un determinado perifrico, se lo comunicar a ste activando una seal de aceptacin (AA, AE' Ac o AD). Recibida por el perifrico la seal de aceptacin, debe enviar el dato a la lnea dato correspondiente (DA, DE, De o DD)' El dispositivo proceder a colocar este dato en el canal de salida Y.

u) m)

4.10.

Disear un sumador de cuatro bits en formato Signo-Magnitud.

4.6. CONVERSORES

DE CDIGO

75

4.11.

Disear un comparador de dos nmeros de 4 bits que disponga de una entrada de control S de 2 bits que indique el formato en el que estn codificadas las entradas del comparador. Los valores posibles de S y su significado son los siguientes: S Formato 00 Binario Puro 10 Complemento a 2 11 Complemento a 1 NOTA: Tnganse en cuenta todos los nmeros que pueden ser representados en cada formato.

4.12.

Disear un circuito combinacional con 16 lneas de entrada (Ei). La activacin de cada lnea representa un valor entero entre -8 y +7, siendo la entrada EO la correspondiente al -8, El al -7 y as sucesivamente hasta la entrada E15 que corresponde

al +7.
El circuito tiene tres salidas: una de 5 bit s que proporciona el nmero de entradas activas; otra de 4 bits que indica el mayor nmero representado en las entradas activas; y otra, tambin de 4 bits, que indica el menor nmero representado en las entradas activas. Los valores de estas dos ltimas salidas estarn representados en formato de complemento a dos. Si no hay ninguna entrada activa, todas las salidas estarn a cero. Si solo hay una entrada activa, las salidas que indican los nmeros mayor y menor tendrn el mismo valor, que ser el correspondiente a la entrada activa. 4.13. Disponemos de una memoria M de tamao 4x4 en la que se almacenan nmeros en complemento a uno. Se pide disear un circuito combinacional con dos entradas F y C de 2 bit s cada una, que seleccione los nmeros almacenados en la fila F (MF) Y en la columna C (MC) de la memoria, y proporcione una salida Q de 1 bit que valga 1 cuando M F > MC. Ejemplo: Supngase que en un momento dado los valores almacenados en la memoria son los siguientes: FIC
00

00
1

01
O

10 11
1 O
O

01 10 11

O 1 1

1 1 O

O O
1

Si F=Ol Y C=10, entonces MF=0100 y MC=1000, por lo que MF tanto Q=l.

> MC

y por

Si F=ll y C=OO, entonces MF=1001 y MC=1011, por lo que MF < MC y por tanto Q=O. Nota: Utilcese la notacin Mij para indicar el bit almacenado en la fila i, columa j de la memoria y tnganse en cuenta todos los nmeros que pueden ser representados en complemento a uno.

18

TEMA 4. FUNCIONES DE RUTA DE DATOS

4.14. La empresa portuguesa" Companhia das Carruagens" quiere automatizar la tarea de clasificar los trenes de mercancias en funcin de su peso. Esta clasificacin se realiza en un cruce al que llegan 2 vas (Ea y Eb) Y del que salen 4 (Sa, Sb, Sc y Sd). Un tren que llegue al cruce por una de las vas Ea o Eb saldr por una de las vas de salida que ser escogida en funcin del peso del tren de acuerdo a la siguiente tabla:
I

Salida C_P_es_o __ ~ Sa <='4 T.m. > 12 T.m. > >84Y Y<= <= 12 8 T.m. T.m.

Sb Sc Sd

Disea un circuito con dos entradas Pa y Pb de 4 bits, que indican los pesos en toneladas de los trenes que esperan en las entradas Ea y Eb del cruce, y tres salidas: Sa y Sb de 2 bits, que indican la salida a la que deben dirigirse los trenes que esperan en las entradas Ea y Eb. WAIT jOK de 1 bit, que valdr 1 cuando Sa y Sb sean diferentes. Si fuesen iguales esta linea valdra O para indicarle al tren en Eb que tiene que esperar a que pase el de Ea. Adems en este caso el valor final de Sb ser tambin O.