ContenidodelCaptulo 10.1ParallelArchitecture 10.2MquinassuperescalaresyPowerPC 10.3MquinasVLIW,yelItanium 10.4 Caso de estudio: Extensiones al conjunto de instruccionesIntelMMX El/ SSEXy MotorolaAltivecSIMDinstrucciones 10.5Dispositivoslgicosprogramablesycircuitosintegradospersonalizados 10.

.6arquitecturasnoconvencionales AceleracinParalelaylaleydeAmdahl Enelcontextodeprocesamientoenparalelo,aumentodevelocidadsepuedecalcular: LaleydeAmdahl,parapprocesadoresyunafraccinfdelCdigounparallelizable: Por ejemplo, si f = 10% de las operaciones debe realizarse de forma secuencial, a continuacin, aceleracin puede ser superior a 10 independientemente del nmero de procesadoresseutilizan: Eficienciayrendimiento La eficiencia es la relacin de aumento de velocidad al nmero de procesadores utilizados.Paraunaaceleracinde5,3con10procesadores,laeficienciaes: 5.3/10=0.53,o53% Elrendimientoesunamedida delacantidaddeclculoqueseconsigueconeltiempo,y esdeespecial preocupacin para la E/ Sdela envolvente y pipelineaplicaciones.Para el caso de unatuberade cuatroetapasquese mantiene lleno,en elque cada etapa de canalizacin completa su tarea en 10 ns, el tiempo promedio para completar una operacin es de 10 ns apesarde que toma40 ns para ejecutar cualquier operacin. El rendimientoglobaldeestasituacinesentonces: 0.1operacion/ns=10^8operacionporcionesSegundos FlynnTaxonoma Clasificacin de las arquitecturas de acuerdo con la taxonoma Flynn: (a) SISD (b) SIMD(c)MIMD(d)MISD.

Topologasdered Las topologas de red: (a) Croossbar, (b) bus, (c) el anillo, (d) la malla (e) star, (f)de rboles,(g)barajadoperfecto(h)hipercubo. Croossbar OrganizacininternadeunCroossbar CroossbarSettings(config) (a) Crosspont settings de cruce para las conexiones de 0 3 y 3 0 (b) configuracin ajustadaparaacomodarconexin11. grficodedependencias (a) Secuencia de control para el programa C, (b) grfico de dependencias para el programaC. Multiplicacindematrices (a)laconfiguracinProblemadeAx=b,(b)lasecuacionesparaelclculodelabi. IntelyMotorolaVectorRegistros Intel "alias" el punto flotante se registra como registros MMX. Esto significa que 8 registros de coma flotantede64 bits delPentium hacerunadoblefuncincomoregistros MMX. Motorola implementa 32 vector de 128 bits se registra como un nuevo conjunto, separadaydistintadelosregistrosdecomaflotante. UndispositivoPAL PLA`s y sus amigos son similares, excepto que las puertas OR en una PAL tienen un nmero fijo de entradas y las entradas no son programables. PALs son msfrecuentes quePLAporquesonmsfcilesdefabricarysonmenoscomplejas Dispositivolgicoprogramablecomplejo CPLD son PAL o de tipo PLAcomo bloques que se pueden combinar con interconexiones programables. CPLD comerciales pueden contener hasta 200.000 puertasequivalentesytienenmsde3.000macroceldas.

FieldProgrammableGateArray A diferencia de CPLD, que emplean grandes bloques lgicos y menos opciones de interconexin, FPGAs emplean pequeos bloques lgicos que pueden ser interconectadosdeformaprogramable.

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