BALOTARIO CAPITULO 1

1. Cul es el concepto posterior al ao 1964 de arquitectura de computador? Conjunto de niveles de abstraccin estructurados jerrquicamente, que permiten encuadrar la tecnologa y la arquitectura dentro de un marco comn de estudio del computador 2. en la estructura Nivel Conceptual de Blaaw cuantos niveles conceptuales se identifican? La Arquitectura: define el comportamiento funcional del computador, tal como aparece ante un programador en lenguaje maquina La Configuracin: define la organizacin del computador en trminos de transferencia entre registros y flujos de informacin La Realizacin: se refiere a la tecnologa de los elementos concretos que se utilizan para la implementar la configuracin

3. Qu describen los niveles estructurales de Bell y Newell? Describen el computador mediante una aproximacin por capas donde cada capa utiliza los elementos que proporciona la del nivel inferior, y se proponen cinco niveles Componentes Electrnicos Transferencia entre registros (RT) Digital Procesador-memoria-Interconexin(PMS) 4. En qu se diferencian la arquitectura concreta y abstracta? La arquitectura concreta; es la descripcin de la estructura y organizacin de un elemento La arquitectura abstracta; es una interface que permite utilizar los recursos de ese nivel por los niveles superiores 5. En que se basa la ley de Moore La ley de Moore es una conjetura basada en ciertas observaciones empricas que establece que el nmero de transistores en un circuito integrado se duplica cada ao y medio o dos aos. 6. Mencione una de las consecuencias de la ley de Moore Una de las consecuencias de la LEY DE MOORE es el rpido ritmo de abaratamiento de la capacidad de procesamiento, as mismo reduccin del coste de la potencia de computo ocasionando crecimiento exponenciales en el nmero de usuarios que tienen acceso a una capacidad de procesamiento dada y afectando a la rentabilidad de las aplicaciones 7. Mencione y describa una aplicacin para las cuales se necesitan desarrollar nuevas arquitecturas ms rpidas

El movimiento de un fluido: El movimiento de un fluido tanto en rgimen laminar como turbulento es descrita a travs de las ecuaciones no lineales de Navier-Stokes para las que no se conocen soluciones analticas. La resolucin de estas ecuaciones para nmeros de Reynolds elevados y geometras complejas muy utilizados en la industria aeronutica en el cual necesita velocidades y cantidades de memoria muy elevadas. 8. Que es la computacin ubicua. Es la integracin de la informtica en el entorno de la persona, de forma que los ordenadores no se perciban como objetos diferenciados. Se refiere al hardware, al software y a las aplicaciones relacionadas con las interfaces persona-computador y la interaccin computador-mundo real. 9. Aparte de la potencia que otras figuras de merito existen relacionadas con el consumo de energia de los circuitos integrados La densidad de potencia o potencia consumida por unidad de superficie Potencia pico o potencia mxima Potencia dinmica 10. en que consiste la tcnica codigo gray para reducir el consumo de energia en los buses Una tcnica para reducir el consumo en los buses consiste en codificar las direcciones mediante el cdigo GRAY esto permite reducir el nmero de transiciones de nivel en las lneas del bus dado que las direcciones suelen cambiar secuencialmente, particularmente en las transferencias de lneas de cache 11. puede el sistema operativo controlar la tension a la que trabaja el procesador? SI: El sistema operativo puede encargarse de controlar la tensin a la que trabaja el procesador mediante una tcnica llamada escalado de la tensin para esto existen dos alternativas. En la primera el sistema operativo puede fijar la tensin directamente a travs de la correspondiente interfaz (usualmente escribiendo en un registro) y las aplicaciones utilizan las funciones del sistema operativo para controlar los valores de tensin que precisan. En la segunda alternativa, el sistema operativo tambin dispone de una interfaz para establecer los valores de tensin, pero es el propio sistema operativo el que detecta la necesidad de variar los niveles de tensin 12. qu lneas fundamentales ha seguido el paralelismo en la implementacin de las arquitecturas? Bsicamente una es: la replicacin de elementos, incluyendo unidades funcionales, procesadores, mdulos de memoria, etc. Entre los que distribuye el trabajo. Otra alternativa, para la implementacin del paralelismo, es la segmentacin de cauce (pipelining), tcnica a travs de la cual un elemento se divide en un serie de etapas que funcionan de forma independiente y por lasque van pasando los operando, instrucciones procesados por el elemento.

13. Qu es taxonoma En arquitectura de computadores? La taxonoma en arquitectura hace referencia a una clasificacin en este caso a computadores, a clases caracterizadas por un conjunto de propiedades, comportamiento frente a determinadas situaciones, la taxonoma de Flynn divide el universo de los computadores en cuatro clases, basndose en el flujo de secuencias e instrucciones y flujo de datos. 14. Clasificacin de la taxonoma de Flynn, descrbalas. La taxonoma de Flynn divide a los computadores en 4: Computadores SISD: Un nico flujo de instrucciones y un nico flujo de datos. Computadores SIMD: Un nico flujo de instrucciones y varios flujos de datos. Computadores MIMD: Varios flujos de instrucciones y varios flujos de datos. Computadores MISD: Varios flujos de instrucciones y un nico flujo de datos. 15. Cules son las medidas para la evaluacin de las prestaciones de un computador?, indique que es lo que miden. Tiempo de respuesta: Tiempo que tarda el computador en procesar una entrada. Productividad: Nmero de entradas procesadas por unidad de tiempo Funcionalidad: Tipos de entradas diferentes que es capaz de procesar Expansibilidad: Posibilidad de ampliar la capacidad de procesamiento Escalabilidad: Ampliacin del sistema sin una devaluacin de prestaciones Eficiencia: Razn entre prestaciones y coste

16. Cules son las definiciones de MIPS y MFLOPS en trminos de CPU, y para qu sirven? mide la velocidad de ejecucin de las instrucciones. mide el rendimiento de los ordenadores en operaciones de punto flotante por segundo 17. Qu es un benchmarking y para qu sirve? Es un conjunto de programas de prueba que representa la carga de trabajo usual en la mquina que se va a evaluar, un benchmark nos sirve para evaluar las prestaciones de una arquitectura. 18. Enuncie los tipos de benchmark y sus usos Aplicaciones reales: para analizar problemas de portabilidad y dependencia Kernels: para explicar las causas de las diferencias entre maquinas distintas Programas de prueba simples: pequeos programas insertados en la memoria cache Programas sintticos: reproducen los porcentajes de instrucciones y uso de recursos.

19. Defina la ley de Amdahl e indique su utilidad. Donde es la mejora de velocidad, p factor de mejora de recurso, f fraccin

de tiempo en la maquina sin mejorar donde no se puede aplicar la mejora p.

La ley de Amdahl nos indica, hasta que punto una mejora en un factor p en un recurso, afecta la mejora final obtenida. 20. Cules son los factores que determinan el precio final de un computador? Ganancia en ventas (beneficio para el vendedor) Margen bruto (costes indirectos) Costes directos (relacionados con la fabricacin del producto) Costes de los componentes (fabricacin de los IC)

21. Cules son las distintas estructuras de niveles respecto a un computador? Niveles conceptuales de Blaaw Niveles de Bell y Newell Niveles de interpretacin de Levy Niveles funcionales de Tanenbaum

22. Cules son los 5 niveles estructurales de Bell y Newell ? De componente Electrnico Digital De transferencia entre registros (Register transfer) Procesador Memoria Interconexin (PMS)

23. Cules son los 5 niveles de interpretacin de Levy? Aplicaciones Lenguajes de alto nivel Sistema operativo Instrucciones maquina Microinstrucciones

24. Cul es la distribucin de niveles que integra tanto los niveles de Bell y Newell como Levy y Tanenbaum? Niveles software superiores Nivel de sistema operativo Nivel de sistema computador Nivel RT Nivel de lgica digital Nivel de circuito electrnico Nivel de componentes

25. Qu es arquitectura? Es el conjunto de instrucciones, recursos y caractersticas del procesador que son visibles al software que se ejecuta en el mismo. Por tanto, esta determina el software que el procesador

puede ejecutar directamente y esencialmente defina las especificaciones a las que debe ajustarse la microarquitectura. 26. Cules son los dos niveles de privilegio en el modelo de programacin? El nivel de usuario El nivel de sistema, donde se pueden usar instrucciones (como de I/O y de manipulacin de estado, flags).

27. Qu es microarquitectura? Es el conjunto de recursos y mtodos utilizados para satisfacer las especificaciones que establece la arquitectura, este incluye tanto la forma en que se organizan los recursos como las tcnicas utilizadas para alcanzar los objetivos de costes y prestaciones planteados, por lo que la microarquitectura define las especificaciones para la implementacin lgica. 28. Que es la ley de Moore? Es una conjetura basada en ciertas observaciones empricas que establece el nmero de transistores en un circuito integrado se duplica cada ao y medio o dos aos. 29. Qu es un benchmark? Son un conjunto de programas de prueba, que representa a todos los posibles programas o de aquellos que con ms frecuencia se van a ejecutar, y ejercitando como corresponde a los distintos elementos del computador. 30. Los computadores del futuro de que aspecto fundamental depender su arquitectura? Depender de la interaccin mercado/aplicaciones arquitectura mediante una breve referencia a las aplicaciones influirn en el desarrollo de nuevas arquitecturas. 31. Definir computacin Ubicua Es la integracin de la informtica en el entorno de la persona, de forma que los ordenadores no se perciban como objetos diferenciados. Se refiere al hardware, al software y a las aplicaciones relacionadas con las interfaces persona-computador y la interaccin computador-mundo real. 32. Mencione algunos mtodos para reducir el consumo de energa? Memoria: Desconectar la memoria cuando no vaya a utilizarse durante un tiempo largo. Compresin de cdigo. Buses: Codificar las direcciones mediante cdigo Gray. Transmitir la diferencia entre direcciones que se solicitan consecutivamente. Compresin de la informacin de las lneas de direccin para reducir el nmero de lneas del bus. Aprovechamiento eficiente del paralelismo. Reducir la frecuencia del reloj.

33. Que posible solucin se tendra para los mayores retardos en las comunicaciones globales que limitan la frecuencia de reloj? Microarquitecturas sencillas Multiprocesadores en un chip Procesadores VLIW

34. Que estrategias se tiene para la reduccin de corriente de perdidas? Una posibilidad es desconectar la memoria cuando esta no vaya a utilizarse durante un tiempo suficiente largo, dado que la desconexin supondra que se perdera la informacin almacenada y habra que recuperarla desde disco. En este caso, es el sistema operativo el que se encargara de gestionar este tipo de desconexin (sleep mode). 35. Segn la taxonoma de Flynn el universo de los computadores se divide en cuatro clases. Explique cada una. Computadores SISD: Un unico flujo de instrucciones procesa operandos y genera resultados, definiendo un nico flujo de datos Computadores SIMD : Un nico flujo de instrucciones genera resultados, definiendo varios flujos de datos, dado que cada instruccin codifica realmente varias operaciones lgicas, cada una actuando sobre operadores distintos. Computadores MIMD: el computador ejecuta varias secuencias o flujos distintos de instrucciones, y cada uno de ellos procesa operandos y genera resultados definiendo un nico flujo de instrucciones, de forma que existen tambin varios flujos de datos, uno por cada fluj o de instrucciones. Computadores MISD: Se ejecutan varios flujos distintos de instrucciones aunque todos actan sobre un mismo flujo de datos

36. Segn la taxonoma de Flynn, explique los dos tipos de paralelismo. Paralelismo de datos: Se explota cuando una misma funcin, instruccin, etc, se ejecuta repetidas veces en paralelo con datos diferentes Paralelismo Funcional: Se aprovecha cuando las funciones, bloques, instrucciones,etc, que intervienen en la aplicacin, se ejecutan en paralelo

37. Cules son los niveles del paralelismo funcional ?. Explique cada uno. Nivel de Instrucciones u Operaciones: Cuando se ejecutan en paralelo las instrucciones de un programa. Es el nivel de granularidad mas fina que se considera en el mbito de la arquitectura de computadores. Nivel de Bucle: Se ejecutan en paralelo distintas iteraciones de un bucle o secuencias de instrucciones de un programa. En este caso la granularidad es fina-media. Nivel de Funciones: Distintos procedimientos que constituyen un programa se ejecutan simultneamente. La granularidad es media Nivel de Programas: Cuando la plataforma ejecuta en paralelo programas diferentes que pueden corresponder, o no, a una misma aplicacin. La granularidad es mas gruesa

38. Las Arquitecturas segn el tipo de paralelismo y la taxonoma de Flynn: Paralelismo Funcional: o SISD Proc. Segmentados Proc. Superescalar Proc. VLIW o MIMD Memoria Compartida Acceso Uniforme(SMP) Acceso no uniforme o distribuido Paso de mensaje Multicomputadoras Paralelismo de Datos o SIMD Proc. Vectoriales Proc. Matriciales Proc. Sistolicos

39. Qu distintas alternativas se han dado para aumentar las prestaciones de los procesadores segmentados? Implementar microarquitecuras ms complejas para disear cauces en cuyas etapas se pueda procesar ms de una instruccin y reducir de esta forma el CPI. Aprovechar la mayor velocidad de los circuitos, diseando cauces con mas etapas, cada una de las cuales necesita un tiempo menor.

40. Cules son las diversas medidas para evaluar las prestaciones de un computador? Tiempo de Respuesta: Tiempo que tarda un procesador en procesar una entrada. Productividad (Throughput): Nmero de entradas procesadas por unidad de tiempo. Funcionalidad: Tipo de entradas diferentes que es capaz de procesar (instrucciones diferentes del procesador, las funciones de encaminamiento que implementa una red de interconexin, etc) Expansibilidad: Posibilidad de ampliar la capacidad de procesamiento aadiendo bloques a la arquitectura existente. Escalabilidad: Posibilidad de ampliar el sistema sin que esto suponga una devaluacin de las prestaciones. Eficiencia: Relacin entre las prestaciones obtenidas y el coste que ha supuesto conseguirlas (eficiencia= prestaciones/coste).

BALOTARIO CAPITULO 2
1. Defina segmentacin de cauce.

Tcnica general que permite aumentar el rendimiento del sistema al que se aplica. 2. Que es un procesador segmentado? Procesador cuya arquitectura se implementa a travs de un circuito segmentado, capaz de procesar varias instrucciones. 3. En que se basa una implantacin segmentada del sistema Se basa en dividir la ejecucin de la operacin en una serie de fases que e realizan de despus de la otra y en redisear el sistema de forma que cada una de esas fases se ejecute independiente de las otras. 4. Defina Productividad Se define como el nmero de operaciones que se ejecutan por unidad de tiempo. 5. En un cauce como se determina el tiempo de etapa t? Se obtiene como el mximo de los tiempos de procesamiento de las etapas ms el retardo asociado a la carga de registro. 6. Como se puede definir la eficiencia para un procesador segmentado? Es la relacin entre la ganancia de velocidad que proporciona el cauce y el nmero de etapas del mismo. 7. En qu consiste la tcnica de salto retardado y de qu depende? Consiste en situar en los huecos instrucciones que se tengan que ejecutar antes que la instruccin de salto y que sean independientes de ella, con esto el cauce puede terminar una instruccin por ciclo, mejorando el rendimiento. 8. de que depende la tcnica de salto retardado? La aplicacin de esta tcnica de salto retardado depende de las caractersticas del procesador en lo que respecta a la poltica de anulacin de instrucciones captadas errneamente en los saltos. 9. Las instrucciones de carga y almacenamiento son mas frecuentes en que tipo de arquitecturas RISC o CISC? Las operaciones de carga y almacenamiento son operaciones frecuentes y mas en cdigos RISC que en CISC ,En RISC se puede encontrar entre un 25 % y un 35% de cargas y un 10 % de almacenamientos. 10. Cmo se realiza el proceso de carga (load ) en los Risc? En Procesadores RISC esto se hace en dos pasos: 1.-Se captan los contenidos de los registros donde est la informacin necesaria para calcular la direccin. 2.-y se calcula la direccin efectiva a partir de dichos contenidos 11. Cmo se realiza el proceso de carga (load ) en los Cisc ? En Procesadores CISC, es ms difcil determinar la direccin de memoria efectiva

Se puede necesitar captar los contenidos de varios registros y realizar clculos diversos en caso de direccionamientos indexados, con autoincrementos, direcciones relativas, etc 12. Cuntas y cules son las etapas para un cauce RISC tpico? Tiene cuatro etapas: Captacin de la instruccin (IF) Decodificacin de la instruccin y captacin de los operandos de los registros (ID) Ejecucin de la operacin codificada (EXE o ALU) Escritura de los resultados en el fichero de registros (WB) 13. En el caso de cauces CISC, stos pueden ser de 6 etapas. Nombre dichas etapas en orden. Cauce de 6 etapas: Captacin de la instruccin (IF), decodificacin de la instruccin y captacin de los operandos (ID), clculo de la direccin (A de address), acceso a memoria (MEM o C, de acceso a cach), ejecucin de la operacin (EXE) y escritura del resultado en el registro (WB). 14. Si el cauce es de 5 etapas Qu etapas se unen en una sola? Para el cauce de 5 etapas, se unen las etapas EXE y C. 15. Cuando se habla de un cauce nico? Las instrucciones son procesadas por el mismo cauce fsico. 16. Cuando se habla de un doble? Cuando se presentan dos caminos alternativos en una cierta etapa del cauce principal. 17. Cuando se habla de un multiple? Cuando se presentan ms de dos caminos alternativos para una etapa del cauce. Usa unidades funcionales diferentes. 18. Cul es la diferencia entre la resolucin esttica y la resolucin dinmica? La resolucin esttica hace uso del compilador (software) La resolucin dinmica hace uso de elementos hardware (caminos de bypass) 19. Qu es latencia media? Es el intervalo de tiempo medio en el que inician o terminan operaciones en el cauce. 20. Cmo se identifican ciclos avariciosos? Para construir un ciclo avaricioso se parte de un estado y se toma el camino que implica iniciar la operacin esperando el tiempo mnimo posible. Es decir, tomando el arco correspondiente a la latencia no prohibida ms pequea del estado. Se pasa a un nuevo estado y se sigue el mismo procedimiento hasta que se cierra el ciclo 21. Cul es el procedimiento para determinar el diagrama de estados de un cauce multifuncional?

El procedimiento para determinar el diagrama de estados es similar al caso unifuncional, la diferencia es que ahora, si la instruccin que se introduce es del tipo A, entonces habr que hacer la operacin bit a bit con la matriz de colisiones A y si es del tipo B, la operacin se har con la matriz de colisiones B. 22. Cul sera la poltica mas adecuada para disear la unidad de control en un cauce multifuncional? Lo ms razonable sera utilizar una poltica de tipo avaricioso, de forma que, en cada estado, cuando se tenga que iniciar una instruccin de un tipo determinado, se espere el mnimo nmero de intervalos para que no haya colisiones. 23. A que se denomina cauce lineal, En un cauce lineal una operacin dada utiliza cada una de las etapas del cauce solo una vez, todas las etapas tienen la misma duracin y se utilizan en el mismo orden por todas las operaciones. 24. y cuales son los criterios que cumplen los cauces que no se ajustan al esquema de cauce lineal Criterios que cumplen los cauces que no se ajustan al esquema de cauce lineal: *Algunas etapas que se vuelven a reutilizar por una misma operacin *Hay etapas que necesitan varios ciclos de reloj *Una misma operacin puede utilizar ms de una etapa al mismo tiempo *El orden en que se visitan las etapas puede cambiar de una operacin otra (cauces multifuncionales) *Puede existir dependencias entre las operaciones que se introducen en el cauce, de forma que el orden en que una operacin visite las etapas cambie dinmicamente (cauces dinmicos multifuncionales) 25. En la unidad aritmtica TI-ASC, en que operacin aritmtica se hace uso de todas las etapas del cauce aritmtico. Se hace uso de todas las etapas de la unidad aritmtica TI-ASC en la operacin aritmtica de producto escalar de vectores en coma flotante. 26. Si se tiene un acumulador segmentado y no segmentado, en el caso que se realice n acumulaciones donde n es muy grande, cual de los tipos de acumulador seria mejor usar y a que se aproximara su ganancia de velocidad. Sera mejor hacer uso del acumulador segmentado ya que se obtendra con el una ganancia de velocidad cercana al numero de bits de los resultados siempre y cuando se suponga que el retardo asociado al biestable mas el del registro de desacoplo es suficientemente pequeo (TFF +t) comparado con el tiempo del sumador completo TFA 27. Que nos permite conocer el diagrama de estados que se construye a partir de la tabla de reservas El diagrama de estados nos permite conocer cada momento cuanto tiempo hay que esperar para iniciar la siguiente operacin pendiente sin que se produzca colisiones.

28. Cmo afecta el procesamiento de las interrupciones y las excepciones al rendimiento del procesador segmentado? Afecta negativamente al ocasionar una ruptura en el flujo continuo de las instrucciones de un programa 29. A grandes rasgos existen dos tipos de interrupciones? Interrupciones por Hardware Interrupciones por Software

30. Las interrupciones generadas por el propio procesador para indicar una condicin de error son: Las Excepciones 31. Segn se atienda las interrupciones respetando el orden de ejecucin de las interrupciones o no se habla de: Interrupciones Precisas Interrupciones Imprecisas

32. Como se desarrolla una implementacin precisa de interrupciones? Haciendo que tarde en atenderse la interrupcin hasta q esta llegue a la ltima etapa y no respeta el orden temporal en el que se producen las interrupciones 33. Qu arquitecturas suponen un rediseo de arquitectura RISC par obtener mejores prestaciones? ARM de Advanced RISC Machines SH de Hitachi

34. A qu mercado se dirige principalmente la familia de procesadores ARM? Al mercado de los sistemas embebidos 35. Cul es la potencia disipada por las arquitecturas ARM ? Esta alrededor de 2 watios, de forma que pueden incluirse en los computadores de bolsillo y otros dispositivos similares 36. Qu nombre recibe la codificacin compacta del conjunto de instrucciones ARM? Esta codificacin recibe el nombre de instrucciones thumb 37. Cul es el principal problema que presenta el procesador ARM7TDMI? El principal problema que presenta el cauce de tres etapas que utilizaban los procesadores de ARM inicialmente est relacionado con el denominado cuello de botella de Von Neumann 38. Enumere las partes del cauce de 5 etapas en los procesadores ARM Captacin de instrucciones (fetch) Decodificacin /captacin de operandos (decode) Ejecucin/calculo de direcciones en la ALU (executed)

Acceso a memoria Escritura

39. De que depende la productividad del cauce? Existencia de una fuente continua de operaciones a realizar Existencia de un procedimiento eficaz para la planificacin de cauce

40. Porque la unidad funcional es tambin segmentada? Para evitar los problemas de colisiones ya que cada instruccin estara en un etapa diferente de la unidad segmentada en vez de tratar de usarla toda a la vez.

BALOTARIO CAPITULO 3
1. Cul es la definicin de un procesador Superescalar? Son procesadores segmentados cuyas etapas se han diseado de forma que puedan procesar ms de una instruccin por ciclo, incorporando en su microarquitectura el hardware necesario para la
gestin dinmica de los riesgos de datos y de control.

2. Explique una diferencia fundamental entre un procesador escalar y segmentado

Un procesador escalar (a diferencia de un procesador VLIW) debe ser capaz de identificar el paralelismo entre instrucciones (ILP) que existe en el cdigo y permitir que los recursos se usen lo ms eficazmente en la ejecucin paralela de instrucciones.

3. De qu depende el grado del paralelismo entre las instrucciones? El mayor o menor grado de paralelismo, depende de la frecuencia con que aparecen dependencias de datos y control, y de los retardos de las operaciones codificadas en las instrucciones, que determinan el momento en que el resultado de una operacin est disponible y pueden iniciarse las instrucciones que necesitan ese resultado como operando, o como condicin de la que depende un salto condicional. 4. A que se denomina paralelismo del procesador y como est determinado? A la capacidad de procesar instrucciones en paralelo y viene determinado por el nmero de instrucciones que pueden procesarse al mismo tiempo en cada una de las etapas del procesador: nmero de instrucciones que pueden captarse, decodificarse, ejecutarse y escribir sus resultados al mismo tiempo. 5. Qu es ejecucin de la instruccin y procesamiento de la instruccin? Ejecucin de la instruccin: Se refiere a la instruccin que est en su etapa de ejecucin. Procesamiento de instruccin: Se refiere a la instruccin que est en alguna de las etapas del cauce. 6. Cules son las principales estrategias para mejorar el paralelismo de instrucciones? La decodificacin paralela y uso de pre decodificadores. La emisin paralela de instrucciones a las unidades funcionales.

La ejecucin paralela de las operaciones codificadas en las instrucciones en las distintas unidades funcionales. La finalizacin del procesamiento de las instrucciones. La deteccin y resolucin de dependencias. El mantenimiento de la consistencia secuencial mediante el desacoplo de la ejecucin de las instrucciones y la escritura de resultados.

7. Cules son las etapas de un procesamiento superescalar? Captacin de instrucciones (IF): es capaz de leer varias instrucciones por ciclo desde la cache de ms alto nivel. La etapa de decodificacin (ID): Donde se decodifican varias instrucciones por ciclo. La etapa de emisin (ISS): Determina qu instrucciones pueden pasar a ejecutarse entre las que tienen disponibles sus operandos y la unidad funcional correspondiente. La etapa de ejecucin (EX): Donde pueden ejecutarse varias instrucciones en paralelo. La etapa de escritura (WB): Donde se almacenar los resultados.

8. A que se denomina etapa de predecodificacion? Es parte de la etapa de decodificacin, en muchos casos, una pre-etapa de decodificacin (dada la cantidad de instrucciones a decodificar), se implementa entre la cache L2 y la cache de instrucciones de primer nivel. Esta se encarga de determinar el tipo de instruccin, facilitando as la identificacin posterior de los recursos que se van a usar. 9. Para que se aade una serie de bits en la etapa de predecodificacin? Se aaden para permitir acelerar la decodificacin completa de las instrucciones en la etapa posterior de decodificacin, el nmero de bits puede ser entre los 4 a 7 en arquitecturas RISC y algunos ms para la arquitectura CISC. 10. Explique la diferencia fundamental entre los procesadores segmentados y escalares en la etapa de decodificacin paralela y predecodificacin En un procesador segmentado hay una sola etapa de descodificacin de instrucciones y bsqueda de operandos (ID/OF). En un procesador super escalar existen unidades de descodificacin (ID) y de emisin de instrucciones (ISS,issues) separadas.

11. De qu se encarga la etapa de emisin? Determina que instrucciones pueden emitirse al disponer de sus operandos y existir unidades funcionales libres para su ejecucin. Tambin se encarga de aplicar la correspondiente poltica para seleccionar las instrucciones que finalmente se emiten. 12. En un procesador Superescalar como podran emitirse las instrucciones? Ordenadamente. Desordenadamente.

13. Qu ventajas trae la emisin ordenada y desordenada de instrucciones?

En la emisin ordenada las instrucciones se emiten en el orden en que aparecen en el programa. En la emisin desordenada las instrucciones se emiten en forma desordenada para cualquier operacin que se necesite. Es por esto que en el caso de una emisin desordenada se aprovecha todo el potencial del computador, ya que a diferencia de la emisin ordenada, las instrucciones empiezan a emitirse en cuanto los datos estn disponibles, aprovechando as el mximo grado de paralelismo de la mquina, y emitiendo varias instrucciones a la vez. 14. Qu es la ventana de Emisin? Tambin llamada ventana de instrucciones, es una estructura que usa una cola de registros donde se almacenan las instrucciones que han sido decodificadas y que estn en espera de ser emitidas. 15. Explique las polticas de emisin segn el alineamiento Existen dos tipos de emisin segn el alineamiento: Emisin alienada: La emisin es alienada si no pueden introducirse nuevas instrucciones en la ventana de instrucciones hasta que esta no est totalmente vaca. Es decir, hasta que no se halla emitido todas las instrucciones que, en un ciclo anterior, se introdujeron en la ventana de instrucciones. Emisin no alienada: Mientras exista espacio en la ventana, se pueden ir introduciendo instrucciones para ser emitidas. 16. Qu es una estacin de reserva? Siguiendo la tcnica de shelving la ventana de instrucciones puede distribuirse en varias estructuras que reciben el nombre de estaciones de reserva o consignas. Son estructuras similares a la ventana de instrucciones pero especfica para cada unidad funcional o para un conjunto de unidades funcionales. 17. Cmo nos ayuda el renombramiento de registros? El renombramiento evita los problemas de los riesgos o dependencias WAW y WAR, usando registros de la microarquitectura, como elemento de almacenamiento. 18. De que partes consta el procesamiento de una instruccin? final de la ejecucin de una operacin codificada en la instruccin a partir del cual se dispone de los resultados generados por las unidades funcionales pero no se ha modificado los registros de la computadora. el final del procesamiento de la instruccin o momento en que se retira o completa la instruccin, momento en el que se describen los resultados de operacin en los registros de arquitectura.

19. A qu se refiere la consistencia secuencial de un programa? Hace referencia a: El orden en que las instrucciones se completan El orden en que se accede a memoria para leer (LOAD) o escribir (STORE)

20. Cul es la tendencia en los procesadores superescalares consistencia?

en lo que se refiere a su

Todo hace referencia a que los procesadores superescalares apuntan hacia el uso de esquemas de consistencia de memoria dbiles y esquema de consistencia de procesador fuertes basados en el uso de buffer de reordenamiento estructuras similares. 21. Qu tipos de renombramiento de registros existen? Existen dos tipos: Esttico: renombramiento se realiza durante la compilacin. Dinmico: renombramiento se realiza durante la ejecucin del programa. 22. Cules son las alternativas para el acceso a los buffers de renombramiento? Las alternativas para el acceso a los buffers de renombramiento son dos: Acceso Asociativo Acceso Indexado 23. Cules son los campos del ROB en un acceso asociativo? El buffer de renombramiento con acceso asociativo tiene cinco campos: Asignacin vlida Registro de destino Contenido Contenido vlido Bit de asignacin ltima 24. Cul es la funcin del ROB para la consistencia del procesador? Es usado para evitar los efectos de los riesgos WAW y WAR, as como tambin para una posible emisin y ejecucin desordenada de las instrucciones que permita aprovechar el mximo paralelismo de instrucciones. Permite gestionar correctamente el procesamiento especulativo de las instrucciones de salto y las interrupciones. 25. Qu posibilidades existen para la deteccin temprana de instrucciones de salto? Deteccin paralela Deteccin anticipada Deteccin anticipada en la captacin

26. Mediante un diagrama enuncie las alternativas para la deteccin temprana de las instrucciones de salto.

Branch

IF

cola de instrucciones

ID

IF

cola de instrucciones

ID

En la decodificacin

Paralela

Branch

IF

cola de instrucciones

ID

IF

cola de instrucciones

ID

Anticipada

En la captacin

27. A qu se denominan bits de historia? Se denominan Bits de Historia a los bits que codifican la informacin relativa al comportamiento pasado de la instruccin en cuestin. El nmero de bits de historia que se guardan depende de tipo de esquema de prediccin dinmica que se haga. 28. A qu se denomina grado de especulacin? Nos indica la etapa hasta la que se procesan las instrucciones que constituyen el camino especulativo despus del salto condicional. 29. En qu consiste el nivel de especulacin? Es el nmero de instrucciones de salto condicional que pueden ejecutarse especulativamente. En el caso de que se permita la ejecucin especulativa simultnea de varias instrucciones de salto no resueltas, habr que guardar los correspondientes estados de ejecucin. El grado de especulacin indica la etapa hasta la que se procesan las instrucciones que constituyen el camino especulativo despus del salto condicional. 30. Que son las tcnicas de prediccin Fija? Son aquellas en las que el procesador toma siempre la misma decisin ante cualquier instruccin de salto condicional, empieza a ejecutar instrucciones a partir de la direccin de destino del salto, o sigue captando las instrucciones que siguen a la instruccin de salto. 31. En que se basa la prediccin en el desplazamiento del salto? Si el desplazamiento es positivo (se trata de un salto hacia adelante, a direcciones mayores que la de la instruccin de salto) se predice, usualmente, que el salto no se producir, y si el desplazamiento es negativo(salto hacia atrs)se predice, usualmente, que el salto se producir. 32. Cmo es la prediccin dinmica explicita? Se dice que para cada instruccin de salto condicional, existe un conjunto de bits que codifican la informacin relativa al comportamiento pasado de la instruccin en cuestin. Estos bits se denominan BITS DE HISTORIA.

33. A qu se denomina BTAC y que informacin se guarda en ella? Se denomina BTAC a la Cache de direcciones de destino del salto (Branch Target Address Cache), donde se guardan la informacin siguiente: BA (Branch Address): Direccin de instruccin de salto. BTA (Branch Target Address ): Direccin de destino del salto BH (Branch History): Bits de Historia 34. A que se denomina BTIC y que informacin se guarda en ella? Se denomina BTIC a la cache de instrucciones de destino del salto (Branch Target Address Cache), donde se guarda la informacin siguiente: BA (Branch Address): Direccin de instruccin de salto. BTI (Branch Target Instruccin): Instruccin de destino del salto. BTI+1: Instruccin de destino del salto siguiente BH (Branch History) : Bits de Historia. 35. Cules son las estrategias para el procesamiento de interrupciones? Estrategia basada en el uso del buffer de reordenamiento buffer de historia puntos de chequeo-reparacin Buffer de reordenamiento con registro de futuro

36. Describir las interrupciones precisas con buffer de reordenamiento Esta estrategia utiliza un ROB al que se aade un campo ms en cada una de sus lneas. Este campo indica si la instruccin en cuestin ha dado lugar a una excepcin en alguna de las etapas por las que ha pasado. Esta estrategia aprovecha que gracias al ROB, las instrucciones finalizan ordenadamente. 37. Describir las interrupciones precisas con buffer de historia Se basa en el uso de una estructura denominada buffer de historia. Este buffer permite que las instrucciones modifiquen el estado de la maquina a medida que termine su ejecucin, producindose por tanto una finalizacin desordenada. 38. Describir las interrupciones precisas con puntos de chequeo-reparacin En esta estrategia el estado de la maquina se almacena en determinadas etapas del cauce que reciben el nombre de puntos de chequeo. Para el caso de interrupcin la existencia de estos estados almacenados permite recuperar o reparar el estado de la maquina tras atender la interrupcin. 39. Describir las interrupciones precisas con registro de futuro y ROB Se utiliza una estructura denominada banco de registros de futuro. Este banco de registros es el que las instrucciones modifican (desordenadamente) cunado terminan la ejecucin de las operaciones que codifican, y desde donde las instrucciones que se emiten leen los valores de sus operandos.

40. Cules son las estrategias para solucionar las interrupciones precisas en un procesador superescalar? Buffer de reordenamiento Buffer de Historia Puntos de chequeo y reparacin Registros de futuro y ROB.