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CIRCUITOS DIGITAIS (III)
Aquilino R. Leal
Circuitos combinacionais
Os circuitos que possuem uma ou mais linhas de entrada e determinam um ou mais valores
de sada unicamente estabelecidos pelos sinais de entrada, so chamados circuitos combinacionais.
Esses circuitos so constitudos por uma combinao de gates AND, OR, NOT, NAND, e
EXOR sem que dessas combinaes resultem circuitos seqenciais, isto , as suas sadas s de-
pendem do valor das entradas; se os nveis de entrada deixarem de estar presentes a sada muda
imediatamente. Portanto, esses circuitos no memorizam qualquer informao.
Dentre os circuitos combinacionais mais conhecidos merecem destaque:
! comparadores,
! geradores do bit de paridade,
! codificadores e
! decodificadores.
Talvez os circuitos combinacionais sejam o tipo de circuito mais popular e mais fcil de
compreender porm talvez perdendo em importncia relativamente aos circuitos seqnciais.
Comparadores
Como sua prpria designao sugere, os circuitos comparadores destinam-se compara-
o de dois ou mais bits. Para compararmos dois bits necessitamos de um circuito cuja sada seja 1
(sada ativa) sempre que as entradas forem iguais entre si.
Lembrando a tabela funcional de uma porta XOR (reproduzida na Tabela 1) basta comple-
mentar a sada S para obter o que queremos: sada ativa (em 1) quando houver coincidncia, ou
seja quando os bits apresentarem o mesmo valor lgico.
A B S

= A B
0 0 0
0 1 1
1 0 1
1 1 0
Tabela 1
Da para o circuito apresentado na Figura 1 um pulo!
Figura 1
Um circuito comparador para dois nmeros binrios A e B de quatro dgitos mostrado na
Figura 2 sendo A =a
3
a
2
a
1
a
0
e B =b
3
b
2
b
1
b
0
.
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Figura 2
Como voc mesmo pode verificar, a sada S somente assumira o estado 1 quando as entra-
das forem todas iguais duas a duas, isto , quando os dgitos de mesmo peso (a
i
e b
i
) do par de nu-
merais forem iguais.
No deixe de constatar... O esforo despendido ir engrandecer o desenvolvimento intelec-
tual! No perca a oportunidade.
Gerador do bit de paridade
Antes de apresentar o gerador vamos entender o que entendemos por bit de paridade.
O bit de paridade um bit usualmente acrescentado a uma seqncia de bits atravs do
qual ser possvel detectar se a informao recebida e/ou armazenada est coerente: ao refazer o bit
de paridade da informao a estao receptora compara o resultado obtido com o bit de paridade re-
cebido, se diferentes certamente houve um erro na transmisso e/ou armazenamento da informao.
A paridade pode ser par (em ingls even parity') ou mpar (em ingls odd parity); no pri-
meiro caso a quantidade de bits 1 feita de modo a termos um nmero par de bits 1 enquanto no
segundo caso, paridade mpar, a quantidade de bits 1 feita de modo a termos um nmero mpar.
Suponhamos que a cada agrupamento binrio a seguir queiramos acrescentar um bit de pa-
ridade par (bit mais significativo em destaque nos exemplos); a 'coisa' fica assim:
! 11001100 " 011001100 (note que o numeral original apresenta quatro bits 1)
! 1100011010 " 11100011010 (note que o numeral original apresenta cinco bits 1)
! 1000000000 " 11000000000 (note que o numeral original apresenta um nico bit 1)
Desejando obter o bit de paridade mpar em vez do bit de paridade par dos exemplos acima,
basta complementar o bit de paridade em cada situao.
Para fixar mais ainda suporemos que pretendemos acrescentar um bit de paridade par a um
nmero binrio de 4 bits (ttrada ou nibble); isto quer dizer que, com o novo bit pretendemos manter
o nmero de bits 1 sempre em uma quantidade par.
Vejamos na Tabela 2 como se estabelece o bit de paridade que anexado ttrada forma
uma palavra de cinco bits.
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Entradas Sada
Nmero binrio Decimal
a
3
a
2
a
1
a
0
Bit de pari-
dade par
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0
Tabela 2
Por exemplo, para o decimal 4 que em binrio representado por um nico 1 na posio a
2
o bit de paridade par ter ser 1 para que o nmero total de bits dessa palavra de 5 bits seja par.
Para a implementao deste circuito nos fundamentaremos no princpio de funcionamento
do circuito XOR por ele permitir obter diretamente o bit da paridade em um grupo de dois bits cuja
sada X efetivamente igual ao bit de paridade par dos bits de entrada a
1
e a
0
- acompanhe pela
Tabela 3.
a
1
a
0
X = a
1
a
0
0 0 0
0 1 1
1 0 1
1 1 0
Tabela 3
Voltemos tabela de verdades para um nmero binrio formado por quatro bits (Tabela 2).
Pela sua anlise verificamos que oito das dezesseis possibilidades de sada so iguais a 1, isto ,
correspondem a um bit de paridade par - o fato de serem exatamente metade das possibilidades (8
em 16) geral.
O nmero de XORs necessrios para um gerador de paridade determinado pela expres-
so abaixo, Eq. 1,a qual resulta do fato de cada XOR permitir determinar a paridade de um nmero
com dois bits.
(nmero de possibilidades com sada igual a 1) =2
(nmero de XORs)
Eq. 1
Assim, para o nmero com quatro bits cuja tabela analisamos, o nmero de possibilidades
iguais a 1 oito e a expresso fica: 8 =2
(nmero de XORs)
de onde conclumos que trs XORs so sufici-
ente pois 8 =2
3
.
Voc saberia estabelecer quantos gates XOR so necessrios para um nmero binrio de 8
bits?
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Vamos l... No desanime e tente responder... No adivinhe... Faa os clculos necessrios
pois a resposta somente no fim deste item...!
Para o exemplo em baila (gostou do termo?) temos o gerador de bit de paridade para quatro
bits cujo circuito apresentado na Figura 3.
Figura 3
Caso voc queira um gerador do bit de paridade impar basta complementar a sada do cir-
cuito gerador da Figura 3! Lembre-se que na paridade impar a quantidade de bits 1 da palavra tem
que ser um nmero impar... se necessrio recorra Tabela 2 acima.
Agora a soluo do grande enigma! Para um nmero com oito bits a tabela verdade tem
256 (2
8
) possibilidades das quais 128 (metade) tm sada igual a 1. De acordo com a Eq. 1 temos:
128 =2
(nmero de XORs)
. Conclumos que sete XORs so suficientes porque 128 =2
7
.
Fique atento: Como regra geral, o nmero de XORs necessrios para um gerador in-
ferior em uma unidade ao nmero de bits para o qual se pretende obter o bit de paridade.
Codificadores e Decodificadores
O que entendemos por codificadores e decodificadores?
Vamos a um exemplo bastante simples: suponha-se visitando a bela cidade de Paris
1
(Fran-
a) e sem conhecer qualquer palavra em francs; de repente um nativo chega prximo e balbucia no
teu ouvido: Tu sais ce que je dis? Como voc fica?
Claro que numa eme que dar gosto!
necessrio um tradutor que, com o estmulo de entrada francs Tu sais ce que je dis?,
fornecer o estmulo de sada portugus 'Voc sabe o que eu digo? e, agora, ns todos ficamos sa-
bendo o que realmente o simptico francs nos queria dizer.
O tradutor acima fez o papel de um decodificador para ns que entendemos o portugus,
pois est passando de um cdigo desconhecido (francs) para um cdigo conhecido (portugus). Po-
rm para o francs o tradutor est fazendo o papel de um codificador pois est transformando uma
linguagem conhecida (para ele claro!) para uma outra a priori desconhecida para ele.
Graas ao tradutor (decodificador para ns e codificador para ele, o francs) podemos en-
tender o que o nosso amigo francs quis dizer.
De modo anlogo muitas vezes necessitamos interligar circuitos que trabalham com cdigos

1 Paris, Cidade Luz, capital da Frana, provavelmente povoada pelos gauleses que formaram um pequeno
centro urbano margem esquerda do rio Sena, sendo tomada pelos alemes em 1940 e libertada pelos alia-
dos em 1944 e desde esse instante Paris se mantm livre e sempre viva mantendo-se como um centro cultural
da humanidade.
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diferentes, como por exemplo, um circuito que opera no sistema decimal a um outro que opera no
sistema binrio; essa interligao entre esses circuitos possvel atravs de um dispositivo chama-
do... Adivinha?
Isso mesmo! CODI FI CADOR cujo objetivo converter o cdigo inteligvel em um cdigo
ininteligvel.
Considere o circuito da Figura 4 onde as entradas 0, 1, 2,... e 9 correspondem s teclas de
um teclado decimal (dez teclas). Para cada tecla acionada introduzido um sinal decimal no codifi-
cador que converte (codifica) esse valor decimal no seu correspondente binrio o qual apresenta-
do nos terminais de sada S
3
, S
2
, S
1
e S
0
, sendo S
3
a sada mais significativa (maior peso: 2
3
=8) e
S
0
a sada menos significativa (menor peso: 2
0
=1) do nmero binrio, em verdade uma ttrada (ni-
bble).
Por exemplo, acionando-se a tecla 6 (A
6
=1) teremos o binrio de sada 0110, ou seja,
S
3
=0, S
2
=1, S
1
=1 e S
0
=0; pressionando a tecla 7 (A
7
=1) teremos na sada o binrio 0111, isto
: S
3
=0, S
2
=1, S
1
=1 e S
0
=1 e assim sucessivamente.
A
0
A
1
A
2
A
9
CODIFICADOR
S
2
S
1
S
0
S
3
0
1
2
9
Figura 4
Tente voc obter quais das quatro sadas do circuito ficam ativas (em 1) quando a tecla 9 do
circuito em questo acionada, ou seja quando a entrada A
9
do decodificador assume o nvel 1.
No vale olhar para a Tabela 4 a qual mostra todas as combinaes possveis de entra-
da - note que no permitido o pressionar simultneo de mais de uma tecla.
ENTRADAS SADAS
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
S
3
S
2
S
1
S
0
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 0 0 1 0 0 0 1 1 1
0 0 0 0 0 0 0 0 1 0 1 0 0 0
0 0 0 0 0 0 0 0 0 1 1 0 0 1
Tabela 4
Este o tipo de circuito apresentado pelas calculadoras digitais.
Resumindo: codificador um circuito que tem um nmero m de entradas, sendo que so-
mente uma delas ativada por vez, produzindo um cdigo de n bits de sada. No exemplo m =10 e
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n =4.
E agora que voc est entendido no assunto, que conhece tudo sobre codificadores, vamos
tratar dos circuitos decodificadores.
Grosseiramente podemos dizer que o decodificador o inverso de um codificador. um
circuito que converte um cdigo presente nas m linhas de entrada para uma das n linhas de sada,
de modo tal que, para cada cdigo presente nas linhas de entrada, ativada uma nica linha de sa-
da.
Na Figura 5 temos um decoficador que converte o cdigo binrio de entrada de dois bits
(m =2) em seu correspondente decimal; neste caso h necessidade de 4 linhas de sada (n =4) pois
com dois bits podemos representar os dgitos decimais 0, 1, 2 e 3.
Veja bem: como o nmero de sadas sempre 2
m
, onde m o nmero de linhas de entrada,
um decodificador com m =2 entradas ter 2
m
=2
2
=4 combinaes (ou cdigos) de entrada poss-
veis, o que implica em 4 sadas, uma para cada combinao de entrada.
pura matemtica e nada mais!
S
0
S
1
S
2
S
3
E
0
E
1
DECODIFICADOR
Figura 5
O funcionamento do decodificador em questo pode ser traduzido atravs da Tabela 5. Cla-
ramente vemos que apenas uma das sadas decimais fica ativa (nvel ou estado lgico 1) em dado
momento o ndice associado a cada sada corresponde ao decimal correspondente decodificao
realizada pelo circuito apresentado na Figura 5.
ENTRADAS SADAS
E
1
E
0
S
0
S
1
S
2
S
3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Tabela 5
Alguns decodificadores podem ter as sadas ativadas em zero e ter uma ou mais entradas
habilitadoras (enables), como mostra o exemplo da Figura 6.
Neste exemplo as trs entradas binrias so E
0
, E
1
, e E
2,
est ultima a de maior peso; alis,
os pesos (potncias binrias) correspondem ao ndice associado a cada entrada E
i
. Com trs entra-
das e como 2
3
=8, oito so as sadas, aqui representadas por S
0
a S
7
; essas sadas ficam ativas em
nvel lgico baixo (nvel 0) por isso a elas est associada uma bolinha (circuito de complementao)
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conforme claramente indicado na Figura 6.
DECODIFICADOR
E
0
E
1
E
2
EN
1
EN
2
S
0
S
1
S
2
S
3
S
4
S
5
S
6
S
7
Figura 6
Alm das trs entradas binrias, o decodificador em baila disponibiliza mais duas entradas
de habilitao (enable) responsveis pela seleo (habilitao) do decodificador como se desprende
da tabela funcional do decodificador (Tabela 6 note que foram assinaladas em vermelho as sadas
ativas).
ENTRADAS SADAS
EN
1
EN
2
E
2
E
1
E
0
S
0
S
1
S
2
S
3
S
4
S
5
S
6
S
7
0 0 X X X 1 1 1 1 1 1 1 1
0 1 X X X 1 1 1 1 1 1 1 1
1 0 X X X 1 1 1 1 1 1 1 1
1 1 0 0 0 0 1 1 1 1 1 1 1
1 1 0 0 1 1 0 1 1 1 1 1 1
1 1 0 1 0 1 1 0 1 1 1 1 1
1 1 0 1 1 1 1 1 0 1 1 1 1
1 1 1 0 0 1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 1 1 0
Tabela 6
Uma breve anlise da Tabela 6 permite escrever o seguinte:
! As sadas ficam em repouso (estado 1) quando o circuito no est selecionado indepen-
dentemente do estado aplicado s entradas E
i
isto est assinalado na Tabela 6 por um X,
ou seja, no importa o estado lgico (em ingls: dont care - l-se: dont quer) aplicado s
entradas E
i
.
! A habilitao do circuito s ocorre quando a ambas entradas EN ficam ativas (nvel 1); com
isso ele passa a decodificar o binrio aplicado s suas entradas E
i
em um dado momento.
Circuitos seqenciais
Conceitos
Todos os circuitos lgicos vistos at o momento tratam-se de circuitos combinacionais, ou
seja, eles so inteiramente dependentes das entradas desses circuitos: se a entrada muda, a sada
tambm muda. Contudo existem especificaes para um dispositivo ou circuito digital cuja sada
permanecer inalterada, uma vez estabelecida, mesmo se houver uma mudana na entrada.
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Essas caractersticas fazem com que o campo da eletrnica digital seja basicamente dividi-
do em duas reas que so: a lgica combinacional e a lgica seqencial.
A lgica combinacional, como sua designao sugere, trata dos circuitos combinacionais
cujas sadas dependem nica e exclusivamente das variveis de entrada, como vimos.
J os circuitos seqenciais tm a sada dependente das variveis de entrada e/ou de seus
estados anteriores que permanecem armazenados (memorizados). Um dispositivo como esse pode-
ria ser usado, por exemplo, para armazenar um nmero binrio. Um multivibrador biestvel, ou flip-
flop, um desses circuitos e as caractersticas dos tipos mais comuns de multivibradores biestveis
usados em sistemas digitais so considerados nesta parte de ensino.
Fique atento: vrios dos circuitos seqenciais so sistemas pulsados, isto , operam sob o
comando de uma seqncia de pulsos denominada clock ou relgio.
Sem entrarmos na explicao pormenorizada dos multivibradores, definamos em termos ge-
rais os vrios tipos existentes:
! multivibrador monoestvel
! multivibrador biestvel
! multivibrador astvel ou no estvel.
Circuito biestvel " tem duas posies de equilbrio (duas posies estveis: repouso e ati-
vo): quando se lhe aplica um pulso externo ele muda de estado, cessando o pulso que lhe deu ori-
gem mudana, o novo estado mantm-se at que um novo pulso surja.
Circuito monoestvel " s tem uma posio de equilbrio (s existe um estado estvel: re-
pouso): para passar outra tem se lhe aplicar um pulso (estmulo), o circuito volta posio inicial
(posio de repouso) ao cabo de algum tempo.
Circuito astvel " no tem uma posio de equilbrio (no existem estados estveis de re-
pouso ou ativo): muda periodicamente de estado sem necessidade de pulsos (estmulos) externos,
dando origem, portanto, a um trem de pulsos na sada (ativo... repouso... ativo... repouso e assim por
diante).
Circuitos biestveis (flip-flops)
Como vimos, o flip-flop, abreviadamente FF, um dispositivo que possui dois estados est-
veis. Para o flip-flop assumir um desses estados (repouso ou ativo) necessrio que lhe seja aplica-
do um estmulo de entrada que, de acordo com as variveis de sada, permanecer no estado em
que se encontra ou mudar de estado.
Voc no pode perder esta: as sadas de um FF no dependem s das entradas presen-
tes no instante observado; dependem, tambm, das entradas anteriores e da seqncia com
que foram aplicadas.
Cada um desses estados de um FF designado por 0 e 1 usualmente o estado 0 corres-
ponde condio de repouso e o estado 1 condio ativa.
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Basicamente podemos representar o FF como um bloco onde temos duas sadas Q e Q
alm de duas ou mais entradas, uma das quais usualmente a entrada de controle clock. Acompa-
nhe na Figura 7 a representao de um FF genrico de duas entradas de dados (E
0
e E
1
) e uma en-
trada de relgio (CK), estando ele dotado de duas sadas (Q e Q) essas sadas so complementa-
res, ou seja, apresentam estados complementares: se Q =0 ento Q=1 e vice-versa.
Quando Q =0 e Q=1 dizemos que o flip-flop se encontra no estado de repouso ou, sim-
plesmente, em repouso; se Q =1 e Q=0 dizemos que o circuito se encontra no estado ativo ou
simplesmente ativo.
E
0
CK
E
1
FF
Q
Q
Figura 7
Fique bem atento: praxe, ainda que no elegante, dizer que o flip-flop que encontra 'rese-
tado' quando o circuito se encontra no estado de repouso e 'setado' quando no estado ativo este
par de terminologias so oriundas dos termos ingleses set (ativar) e reset (repousar).
Para entender melhor, recorra Tabela 7; constate que as situaes onde as sadas apre-
sentam o mesmo nvel lgico no so permitidas, levando ao denominado estado indeterminado.
SADAS
Q
Q
ESTADO DO FF
0 1 repouso ('reset')
1 0 ativo('set')
0 0
1 1
indeterminado (situa-
es no permitidas)
Tabela 7
Estado indeterminado?
Claro! A 'gente' no sabe ao certo se o circuito est ativo ou em repouso...Talvez ativo por-
que Q =1 ou talvez em repouso pois Q =1...
Dependendo do tipo de circuito que o implementa, o multivibrador biestvel classificado
como flip-flop ou como latch. A diferena bsica que o primeiro responde apenas no momento da
variao do sinal de entrada (flancos ascendentes - de 0 para 1 - ou descendentes - de 1 para 0) en-
quanto o segundo tipo pode variar a sua sada enquanto o sinal de entrada permanece ativo.
Adiante essa sutil diferena ficar mais clara... Tenha um pouco de pacincia!!
Latch RS
o flip-flop , em verdade latch, mais simples: seu nome, RS, deriva do ingls Reset-Set,
possuindo ele duas entradas R (Set) e R (reset) e duas sadas: Q e a sua complementar Q como
podemos ver na Figura 8 onde o latch foi implementado a partir de portas NOR observe que as
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sadas foram realimentadas s entradas, dessa forma o circuito no s depende dos nveis lgicos
aplicados s entradas como tambm do nvel lgico de cada entrada, ou seja, do estado em que o
circuito se encontrar.
S
R
Q
Q
Q
Figura 8
O principio de funcionamento deste latch seguinte:
! As duas entradas em repouso devem ser situada em zero (0) de modo que o estado do
latch pode ser qualquer um entre os dois possveis, isto , Q =0 e 1 Q = (repouso) ou Q =1
e 0 Q = (ativo); isso no nos importa no momento.
! Aplicando um sinal 1 entrada R (reset) o latch conduzido ao estado de repouso (reset),
isto , Q =0 e 1 Q = - se ele j estiver nesse estado manter-se- nele.
! Aplicando um sinal 1 entrada S (set) o latch conduzido ao seu estado ativo (set), isto ,
Q =1 e 0 Q = - se ele j estiver nesse estado manter-se- nele.
! Aplicando simultaneamente sinais set e reset nas respectivas entradas, o latch cai no esta-
do de indeterminao, situao esta que, como j vimos, deve ser evitada.
Esse princpio de funcionamento traduz-se na Tabela 8.
SADAS SADAS
CONDIES
INICIAIS
ENTRADAS CONDIES
FINAIS
CASOS
Q
Q
S R Q
Q
OBSERVAES
1 0 1 0 0 0 1 No muda
2 0 1 0 1 0 1 No muda
3 0 1 1 0 1 0 Muda de repouso para ativo
4 0 1 1 1 0 0 Indeterminado
5 1 0 1 0 1 0 No muda
6 1 0 0 1 0 1 Muda de ativo para repouso
7 1 0 1 0 1 0 No muda
8 1 0 1 1 0 0 Indeterminado
Tabela 8
A Tabela 8 pode ser apresentada sob uma forma mais simplificada vide Tabela 9 onde
Q
n+1
representa o estado lgico da sada Q do latch no instante n+1 (instante aps aplicao dos es-
tmulos de entrada, isto , aps o instante n); enquanto Q
n
indica que o estado do latch se mantm
inalterado em relao ao estado em que ele se encontrava no instante anterior.
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S R Q
n+1
0 0 Q
n
0 1 1
1 0 0
1 1 indeterminado
Tabela 9
Eu disse: "Q
n
o estado de sada existente antes da aplicao dos estados lgicos entra-
das S ou R e Q
n+1
o estado resultante da aplicao desses estados".
O funcionamento desse latch tambm pode ser observado pelo denominado diagrama de
tempos (vide Figura 10 e acompanhe-o utilizando o exposto na Tabela 9).
Caso voc ainda no saiba, temos no eixo vertical desse diagrama o nvel de tenso, ou
estado lgico, presente em cada sada/entrada e no eixo horizontal o parmetro o tempo. Observe
que ao menor nvel de tenso associamos o valor lgico 0 e, evidentemente, ao maior nvel de ten-
so associamos o estado lgico 1.
S
R
Q
Q
0
0
0
1
1
1
Figura 9
EXTREMAMENTE IMPORTANTE 'CONFERIR' O DIAGRAMA LUZ DA TABELA FUNCIONAL
DO LATCH.
Como na maioria dos casos no estamos interessantes como o latch tipo RS implementa-
do, ele costuma se representado apenas por uma caixa retangular tal qual o apresentado na
Figura 10: como na maioria dos circuitos digitais, ao lado esquerdo esto representadas as entradas
e direita as respectivas sadas.
S
R
Q
Q
Figura 10
claro que o latch tambm pode ser implementado utilizando portas lgicas NAND mas isso
outro 'captulo da novela digital'! Mas logo a seguir poder apreciar um desses circuitos.
Latch RS sincronizado ou R-S-T
Este tipo de latch no mais do que um latch RS com uma terceira entrada (entrada clock)
que vai permitir, ou inibir, a funo do latch conforme estiver ou no presente o pulso de cadencia
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(clock).
A Figura 11 mostra um latch sincronizado implementado com gates NAND. As portas A e C
servem para que o sinal de cadencia, quando presente, deixe passar o sinal S ou R enquanto as
portas B e D constituem o latch RS propriamente dito, agora implementado com portas lgicas do
tipo NAND (lembre-se que no item anterior vimos a implementao desse tipo de latch utilizando
portas lgicas NOR: Figura 8).
O pulso de clock funciona como uma espcie de trinco que abre, ou fecha, as portas de
controle A e C (se em nvel baixo o trinco est fechado, ou seja, os sinais presentes em S e R no
alcanam o latch propriamente dito
2
); da o porque deste tipo de circuito chamar-se latch (trinco).
Figura 11
A tabela verdades do latch em estudo a apresentada na Tabela 10. Como vemos, continua
a existir o estado indeterminado se as entras S e R forem simultaneamente levadas a 1 e, bvio, se
a entrada habilitadora (clock) estiver habilitada. Quanto ao restante o FF em questo comporta-se
igualmente como o RS desde que o nvel de clock permita (estado 1).
ENTRADAS SADAS
S R CK Q
Q
0 0 0 no atua
0 0 1 no muda
0 1 0 no atua
0 1 1 0 1
1 0 0 no atua
1 0 1 1 0
1 1 0 no atua
1 1 1 indeterminado
Tabela 10
Para entender melhor o funcionamento do latch RST atente para o diagrama de tempos
apresentado na Figura 12.
Analisando com mais detalhes o diagrama de tempos da Figura 12 podemos concluir:
! O clock , em geral, um trem de pulsos com uma freqncia bem definida que vai sincroni-
zar o funcionamento do FF.
! A regio tracejada corresponde ao estado indeterminado na sada do latch quando ambas
entradas esto em 1 (se R =S =1 o FF no pode 'setar' e 'resetar' simultaneamente, neste
caso, dependendo da construo particular do latch ou teremos Q = 1 Q = ou Q = 0 Q = ).

2
Isso porque a sada tanto do operador A como do operador C ficam em nvel lgico alto independentemente
do nvel lgico aplicado s entradas S e R.
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Ateno: o estado indeterminado do latch da Figura 11 estabelecido por nveis lgicos de
entrada complementares relativamente ao circuito implementado a partir de portas lgicas NOR
Figura 8. Confira!
S
R
CK
Q
Q
Figura 12
O smbolo do biestvel RS sincronizado apresentado na Figura 13.
S
R
Q
Q
CK
Figura 13
E assim como acontece com o RS, este latch pode ser implementado com vrios tipos de
gates - vide Figura 14.
Figura 14
No deixe para amanh a anlise/estudo de cada um desses circuitos. Essa uma das for-
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mas mais simples de sedimentar conhecimentos! No seja mais um preguioso mental!!
Latch tipo D
O latch tipo D tem uma nica entrada de dados, alm da entrada de relgio e, como o pr-
prio nome sugere (do ingls Direct ou Data), o circuito copia, fotografa ou acompanha a entrada
sempre D que habilitado pelo pulso do clock.
Em relao s estruturas anteriores este tipo de circuito tem a vantagem de eliminar o esta-
do indeterminado: isso conseguido ligando-se as entradas R e S numa nica entrada D a qual
aplicada diretamente num dos gates e o seu complemento no outro gate tal qual ilustra a Figura 15.
Figura 15
Este tipo de latch, alm da vantagem em relao aos anteriores, d-nos a oportunidade de
avanar para outras implementaes de biestveis utilizando mais alguns gates em relao ao cir-
cuito bsico, tudo com o objetivo de eliminar alguns inconvenientes que ainda subsistem neste tipo.
A tabela funcional do latch tipo D da Figura 15 claramente mostra que no havendo clock
no h mudana de estado do biestvel (Tabela 11). Notamos tambm que o dado presente na en-
trada D do latch transferido para a sada Q (e o seu complemento para a sada Q) apenas quando
o sinal de cadencia (relgio ou clock) fica ativo ou acionado (nvel lgico 1).
Este biestvel um dos tipos mais utilizados em projetos lgicos, em especial em circuitos
de armazenamento de informaes (bits) tais como memrias eletrnicas devido, claro, sua ca-
pacidade de 'memorizar' (armazenar) a informao (bit) presente em sua entrada data.
ENTRADAS SADAS
D CK Q
Q
0 0 no comuta
0 1 0 1
1 0 no comuta
1 1 1 0
Tabela 11
O funcionamento do biestvel atravs do grfico de sinais pode ser visto na Figura 16. Os
primeiros pulsos confirmam a tabela de verdades, isto , o nvel na entrada D transferido para a
sada Q a partir do pulso quando em nvel alto ou 1, o que justifica o primeiro atraso (delay em in-
gls - l-se: "delei")...
No faa cara de bobo! Repare que o dado surgiu ANTES de ter surgido o pulso de clock o
qual funciona como um trinco (latch) que abre (enable) o circuito, levando Q ao mesmo nvel que o
da entrada D no momento propcio. Acompanhe pelo diagrama de tempos abaixo (Figura 16)!
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CIRCUITOSDIGITAIS.DOC
CK
D
Q
Q
Figura 16
Na outra parte do grfico est representada uma situao inconveniente para determinadas
aplicaes: durante todo o patamar do pulso de relgio (CK) a sada pode variar batando para tal que
varie a entrada observe o 'pulsinho' desse diagrama de tempos; isto no ocorre com um flip-flop
pois esse tipo de circuito, como vimos, somente .responde a flancos, ou seja, no exato momento que
o sinal de relgio ou de cadncia ou, ainda, clock passa de um estado para o outro.
Fique 'malandro': Os circuitos multivibradores biestveis vistos anteriormente so do tipo
latch! Os biestveis tipo flip-flop , abreviadamente FF, apresentam circuitos um pouco mais comple-
xos.
Exerccios
1. Qual a principal diferena entre um codificador e um decodificador?
2. Considere a matriz de diodos ao lado a qual
constituda por oito entradas (linhas) e quatro sadas
(colunas) designadas por D3, D2, D2 e D0. Aplicando
12 V primeira entrada (primeira linha) e somente a
ela, qual ser a tenso que surgir em cada uma das
sadas? Ainda considerando que a queda de potencial
dos diodos seja desprezvel, repita para as demais
linhas. E se todas as entradas forem mantidas em
repousou, ou seja, for aplicado 0 volts? Para facilitar
faa uma tabela com os resultados obtidos.
3. Associando a 0 V o nvel lgico 0 e a 12 V o nvel
lgico 1 monte uma tabela que retrate o funcionamento
da matriz de diodos acima.
4. A estrutura adiante mostra uma possvel forma de im-
plementar um circuito codificador de decimal para bin-
rio (BCD) utilizando o circuito integrado 74LS147 (tecnologia TTL
3
). Responda:
a) Quantas entradas tem o circuito e quais so elas?
b) Essas entradas so sensveis a que nvel lgico? J ustifique.

3
Transistor Transistor Logic: Lgica Transistor-Transistor a qual requer uma tenso de alimentao de 5 V
CC
para o seu justo e perfeito funcionamento.
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CIRCUITOSDIGITAIS.DOC
c) Quantas e quais so as sadas do
circuito?
d) As sadas ficam ativas em que n-
vel? J ustifique a resposta.
e) Qual o valor da tenso de ali-
mentao do CI (circuito integrado)
e em que terminais (pinos) ela
aplicada?
f) Caso todas as chaves estejam
abertas (inoperantes, ou seja, na
posio indicada no esquema),
qual ser o nvel lgico aplicado a cada entrada do CI?
Solues e respostas
1. 0 codificador transforma uma informao inteligvel em uma informao ininteligvel enquanto o
decodificador realiza operao contrria, ou seja, transforma a informao ininteligvel em infor-
mao inteligvel.
2.
ENTRADAS SADAS
1 2 3 4 5 6 7 8 D
3
D
2
D
1
D
0
0 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V
12 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V 0 V 12 V 12 V 12 V
0 V 12 V 0 V 0 V 0 V 0 V 0 V 0 V 12 V 0 V 0 V 0 V
0 V 0 V 12 V 0 V 0 V 0 V 0 V 0 V 12 V 0 V 12 V 12 V
0 V 0 V 0 V 12 V 0 V 0 V 0 V 0 V 12 V 12 V 0 V 0 V
0 V 0 V 0 V 0 V 12 V 0 V 0 V 0 V 0 V 12 V 12 V 0 V
0 V 0 V 0 V 0 V 0 V 12 V 0 V 0 V 12 V 0 V 0 V 12 V
0 V 0 V 0 V 0 V 0 V 0 V 12 V 0 V 0 V 0 V 12 V 12 V
0 V 0 V 0 V 0 V 0 V 0 V 0 V 12 V 12 V 12 V 12 V 0 V
3.
ENTRADAS SADAS
1 2 3 4 5 6 7 8 D
3
D
2
D
1
D
0
0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 1 1 1
0 1 0 0 0 0 0 0 1 0 0 0
0 0 1 0 0 0 0 0 1 0 1 1
0 0 0 1 0 0 0 0 1 1 0 0
0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 1 0 0 1 0 0 1
0 0 0 0 0 0 1 0 0 0 1 1
0 0 0 0 0 0 0 1 1 1 1 0
4. a) Nove: "1", "2", ..., "8" e "9" ou X1, X2, ... X9
b) So sensveis ao Nvel lgico 0 (zero) ou baixo (low em ingls) porque a cada uma delas est
associado um circuito de negao ('bolinha').
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c) So quatro: "A", "B", "C" e "D".
d) Nvel lgico 0 (zero) ou baixo (aproximadamente 0 V) porque a cada uma delas est associa-
do um circuito de negao ('bolinha').
e) 5 V e aplicada entre os terminais 16 (+) e ou (-).
f) O nvel ser alto (aproximadamente 5 volts), essencialmente proporcionado pelas resistn-
cias dispostas entre cada entrada e a linha de alimentao de 5 V.