Aula 11 Memrias Semicondutoras

Introduo
Em termos gerais, a memria de um computador pode ser dividida em dois tipos: 1. Memria principal e 2. Memria de armazenagem em massa.

A memria principal normalmente a memria de acesso mais rpida e nela que quase toda instruo de um programa so executadas. A memria principal geralmente do tipo de acesso aleatrio. A memria de acesso aleatrio (RAM) do tipo em que o tempo necessrio para armazenagem da informao e para leitura da informao independe da localizao fsica (dentro da memria) onde a informao armazenada. A memria de acesso aleatrio contraposta s memrias seriais ou seqncias, como os discos rgidos e as fitas, nos quais os dados esto disponveis apenas na mesma seqncia em que foram originalmente armazenados. Os pontos que no freqentemente acessados, como grandes partes do sistema operacional do computador, so geralmente armazenados em uma memria de superfcie mvel, como as fitas e os discos magnticos. Outra classificao importante de memria relata se ela pode ser de leitura/escrita (R/W) ou se uma memria apenas de leitura. As memrias de leitura/escrita permitem que os dados sejam armazenados e recuperados com velocidades comparveis.

As memrias apenas de leitura (read-only memory ROM) permitem leitura nas mesmas velocidades altas das memrias R/W, mas sem a operao de escrita. As ROM podem ser usadas para armazenar o programa do sistema operacional do microprocessador. Deve ser observado que a memria apenas de leitura geralmente do tipo de acesso aleatrio. Entretanto, no jargo de circuitos digitais, a sigla RAM refere-se geralmente s memrias de leitura/escrita, memria de acesso aleatrio, enquanto ROM usada para memria apenas de leitura.

A organizao do chip de memria

Os bits de uma chip de memria so endereveis individualmente ou em grupos de 4, 8 ou 16 bits. Como exemplo, diz-se que um chip de 64 Mbits, em que todos os bits so individualmente endereveis, est organizada como 64 M palavras x 1 bit (ou simplesmente 64 M x1). Esse chip precisa de 26 bits de endereo (226 = 67.108.864 = 64 M). No entanto, um chip de 64 Mbits pode ser organizado como 8 M palavras de 8 bits (8 M x 8); nesse caso, necessrio um endereo de 23 bits. A maior parte de um chip de memria consiste em clulas nas quais os bits so armazenados. Cada clula de memria um circuito eletrnico capaz de armazenar um bit. A figura A.11.1 mostra uma organizao em um chip de uma memria. Conforme indicado, a matriz de clulas tem 2M linhas e 2N colunas, para uma capacidade total de armazenagem de 2M+N bits. Cada clula est conectada em uma das 2M linhas, conhecidas como linhas de palavras, e em uma das 2N colunas, conhecidas como linha de dgito ou linhas de bit. Uma clula especfica escolhida ativando-se sua linha de palavra e sua linha de digito.

Figura A.11.1 Um chip de memria com 2M+N bits organizado como uma matriz de 2M linhas x 2N colunas.

Funcionamento da memria
Para ativar umas das 2M linhas de palavras utiliza-se um decodificador de linhas: trata-se de um circuito lgico combinatrio que seleciona a linha de palavra cujo endereo de Mbits aplicado entrada do decodificador. Os bits do endereo podem ser representados por A0, A1...Ak ...AM-1. Quando a K-sima linha de palavra estiver ativada para, digamos, uma operao de leitura, todas as 2N clulas na linha K fornecero seus contedos para suas respectivas linhas de bit. Portanto, se a clula na coluna L estiver armazenando um 1, a tenso da linha do bit nmero L aumentar por um pequeno valor, digamos de 0,1 a 0,2 V. A razo de a tenso de leitura da sada ser pequena que a clula muito grande. Como indicado na figura A.11.1, h um amplificador sensor para todas as linhas de bit. O amplificador sensor, por sua vez, tem uma excurso de sinal digital maior (de 0 V a VDD) em sua sada. Esse sinal, junto com os sinais de sada das outras clulas na linha selecionada, ento encaminhado ao decodificador de coluna. No decodificador de coluna, o sinal da coluna cujo endereo de Nbits est aplicado na entrada do decodificador (Os bits do endereo podem ser representados por AM, AM+1...AM+k ...AM+N-1) faz com que o sinal de sada aparea na linha de dados de entrada/sada (I/O). Uma operao de escrita ocorre de maneira inteiramente anloga: o bit de dado a ser armazenado aplicado na linha de I/O. Com o vertiginoso aumento da capacidade das memrias atuais novas arquiteturas esto surgindo. Por exemplo, podemos dividir a memria em determinado nmero de blocos. Cada um dos blocos tem uma organizao idntica quela da figura A.11.1. Os endereos de linha e colunas so compartilhados por todos os blocos, mas somente os dados de um dos blocos so selecionados. A seleo dos blocos feita o por meio de um nmero apropriado de bits de endereo conhecido como endereo do bloco.

A temporizao do chip de memria

O tempo de acesso memria (memory access time) o tempo entre o incio de uma operao de leitura e o surgimento do dado na sada. O tempo de ciclo da memria (memory cycle time) o tempo mnimo permitido entre duas operaes consecutivas da memria. Olhando por um lado de melhor caso, uma operao da memria geralmente inclui uma leitura e uma escrita (na mesma posio). A memria MOS tem tempos de acesso e de ciclo na faixa de alguns nano segundos a algumas centenas de nano segundos.

Clulas de Memria de acesso aleatrio (RAM)

Como j falado, a maior parte da rea do chip de memria ocupado pelas clulas de armazenagem. Portanto, para maior capacidade em um chip necessrio reduzir a rea da clula o mximo possvel. H basicamente dois tipos de memrias RAM: 1. As RAM estticas; 2. As RAM dinmicas. As RAM estticas (static RAM SRAM) utilizam latch estticos como clulas de armazenagem de informao. As RAM dinmicas (dynamic RAM DRAM), no entanto, armazenam os dados binrios em capacitores, resultando em uma reduo maior na rea da clula custa de circuitos de leituras e escritas mais elaborados. Em particular, enquanto RAM estticas retm seus dados indefinidamente, desde a fonte de alimentao esteja sempre ligada, as RAM`s dinmicas precisam se restaurar periodicamente para regenerar os dados

armazenados nos capacitores. Em razo do tamanho menores das clulas, chips de memria DRAM so geralmente quatro vezes mais densos que os chips de memrias SRAM correspondentes. claro que ambas as memrias so volteis; isto , necessitam da presena contnua de uma fonte de alimentao.

A clula de memria esttica

A figura A.11.2 mostra um circuito de uma clula de uma RAM esttica, tpica em tecnologia CMOS. o circuito, j foi visto anteriormente, consiste em um flip-flop formado por dois inversores com conexes cruzadas e dois transistores de acesso, Q5 e Q6. Os transistores de acesso conduzem quando a linha de palavra selecionada pelo aumento da tenso para VDD, conectando assim o flipflop linha da coluna (bit ou B) e linha coluna ( bit ou B ). Os transistores de acesso agem como portas de transmisso permitindo o fluxo de corrente bidirecional entre o flip-flop e as colunas B e B .

Figura A.11.2 Uma clula de memria CMOS RAM

Funcionamento na leitura
Suponha que a clula armazene um 1. Nesse caso, Q estar alto em VDD e Q estar baixo em 0 V. Antes de comear a operao de leitura, as colunas B e B so pr-carregadas a uma tenso intermediria entre VDD e 0 V, normalmente VDD/2. Quando a linha de palavra selecionada e Q5 e Q6 so ligados, flui corrente de VDD atravs de Q4 e Q6 para linha, carregando a capacitncia da linha B, CB. No outro lado do circuito, flui corrente atravs da linha pr-carregada B atravs de Q5 e Q1 para o terra, descarregando C B . Logo, as partes relevantes do circuito so aquelas mostradas na figura A.11.3.

Figura A.11.3 Uma clula de memria CMOS SRAM

Dessa descrio, observamos que, durante uma operao de leitura de 1, a tenso sobre CB aumentar e sobre C B decrescer. Assim, uma tenso diferencial vB B surge entre as linha B e B . Em geral,

cerca de 0,2 V necessrio para que o amplificador sensor possa detectar a presena de um 1 na clula. Note que a clula deve ser projetada de forma tal que mudanas em vQ e vQ sejam suficientemente pequenas para evitar que o flip-flop no mude de estado durante a leitura. Tipicamente, cada um dos transistores projetado de forma que QN e QP sejam casados, colocando o limiar em VDD/2. Os transistores de acesso so geralmente duas a trs vezes mais largos que QN dos inversores.

Exemplo:
Considere a clula sendo fabricada em uma tecnologia de processo para a qual nCox = 50 A/V2, pCox = 20 A/V2, VTn0 = - VTp0 = VT0 = 1,0V, 2f = 0,6 V, = 0,5 V1/2 e VDD = 5 V. Suponha que os transistores da clula tenham (W/L)n = 4/2, (W/L)p = 10/2 e suponha os transistores de acesso com (W/L) = 10/2. Supondo que a clula esteja armazenando um 1 e que a capacitncia de cada linha de bit seja de 1 pF, determine o tempo necessrio para surgir uma tenso de 0,2 V. Para simplificar a anlise, suponha que as linha B e B esto pr-carregadas em VDD.

Funcionamento na escrita
Suponha que a clula esteja armazenando um 1 (vQ = VDD, vQ = 0 ) e que desejamos escrever um 0. Para isso, a linha B abaixada para 0 V e a linha B levantada para VDD, e a clula selecionada colocando-se a linha de palavra em VDD. A figura A.11.4 mostra as partes relevantes do circuito durante o intervalo no qual o n Q est sendo puxado para cima em direo tenso de transio VDD/2 e o n Q est sendo puxado para baixo em direo a VDD/2. Os capacitores CQ e CQ so as capacitncias parasitas nos ns Q e Q , respectivamente. Uma anlise aproximada pode ser feita em cada circuito para determinar o tempo necessrio para o chaveamento ocorrer. Observe que a realimentao regenerativa que causa o chaveamento do flip-flop comear assim que vQ ou vQ atingir VDD/2. quando isso ocorrer, a realimentao positiva se iniciar e os circuitos na figura A.11.4 no mais sero vlidos. deixado para o aluno como exerccio uma anlise mais detalhada por meio do exerccio seguinte.

Figura A.11.4 Partes relevantes do circuito de uma clula SRAM durante a operao de escrita quando a clula inicialmente um 1 armazenado e deseja-se armazenar um 0.

Exemplo:
Considere o circuito na figura A.11.4 b) e suponha que as dimenses dos dispositivos e que os parmetros do processo tecnolgico so aqueles especificados no exemplo anterior. Queremos determinar o intervalo t necessrio para descarregar CQ e para que sua tenso caia de VDD para VDD/2. a) Determine os valores de I4, I6, ICQ no incio do intervalo t. b) Determine os valores de I4, I6, ICQ no final do intervalo t. c) Determine uma estimativa para o valor mdio de ICQ durante o intervalo t. d) Se CQ = 50 fF, estime t.