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Aula 12

A clula de memria dinmica


Uma clula de armazenamento DRAM muito utilizada esta mostrada na figura A.12.1. A clula consiste de um nico transistor MOS canal n, conhecido como transistor de acesso (access transistor), e um capacitor de armazenamento. A clula conhecida apropriadamente pelo nome de clula de um transistor. A porta do transistor conectada linha de palavra e sua fonte (dreno) conectada linha de bit. Observe que apenas uma linha de bit usada em DRAM`s, em contraste ao caso das SRAM`s em que linhas de bit e bit so utilizadas. A clula DRAM armazena seu bit de informao como carga no capacitor CS. Quando a clula est armazenando um 1, o capacitor est carregado com (VDD - VT); quando um 0 est armazenado, o capacitor descarregado tenso zero. Devido as correntes de fuga a clula precisa ser periodicamente regenerada.

Figura A.12.1 A clula de memria RAM dinmica de um transistor.

Funcionamento da clula DRAM


Como na RAM esttica, o decodificador de linha seleciona uma linha particular elevando a tenso de sua linha de palavra. Isso faz com que todos os transistores de acesso da linha selecionada conduzam, conectando os capacitores de armazenamento de todas as clulas na linha selecionada com as suas respectivas linhas de bit . Portanto, cada capacitor de clula CS conectado em paralelo com a correspondente capacitncia da linha de bit CB, como indicado na figura A.12.2. Devese notar que CS da ordem de 30 a 50 fF, enquanto CB cerca de 30 a 50 vezes maior.

Figura A.12.2 Circuito equivalente quando a tenso da linha de palavra selecionada.

Operao de leitura
Se a operao de leitura, a linha de bit pr-carregada com VDD/2. Para determinar a variao na tenso da linha de bit que resulta da conexo de um capacitor de clula CS a ela, considere a tenso inicial do capacitor da clula como VCS (VCS = VDD VT quando 1 est armazenado e VCS = 0 V quando 0 est armazenado). Usando a lei de conservao de cargas, podemos escrever

C SVCS + C B

VDD V = (C B + C S ) DD + V 2 2

da qual podemos obter para V

V =

CS V VCS DD C B + CS 2

(A.12.1)

e como CB >> CS,

CS V VCS DD CB 2

(A.12.2)

Agora, se a clula est armazenando um 1, VCS =VDD VT e

V (1)

CS VDD VT CB 2

(A.12.3)

e se a clula est armazenando um 0, VCS = 0 e

V (0)

C S VDD CB 2

(A.12.4)

Como geralmente CB muito maior de que CS, essas tenses de leituras so muito pequenas. Por exemplo, para CB = 30.CS, VDD = 5 V e VT =1,5 V, V(0)= -83 mV e V(1)=33 mV. Observe tambm que um processo de leitura destrutivo, j que a tenso sobre CS no ser mais (VDD VT). A variao na tenso da linha de bit detectada e amplificada pelo amplificador sensor da coluna. O sinal amplificado ento aplicado ao capacitor de armazenamento, restaurando assim seu sinal ao nvel apropriado (VDD VT ou 0 V). Dessa forma, todas as clulas na linha selecionada so restauradas. Simultaneamente, o sinal na sada do amplificador sensor da coluna selecionada levado linha de dados de sada do chip pela ao do decodificador de coluna.

Operao de escrita
A operao de escrita acontece de forma similar operao de leitura, exceto que o bit de dados que deve ser escrito e que est aplicado linha de entrada de dados tambm aplicado pelo decodificador de coluna linha de bit selecionada. Assim, se um bit de dado a ser escrito for 1, a tenso da linha B ser elevada para VDD (isto , CB carregado at VDD). Quando o transistor de acesso de uma clula particular ligado, seu capacitor CS carregado at VDD VT; assim 1 escrito na clula. De forma simultnea, todas as outras clulas da linha selecionada so simplesmente restauradas em uma operao de restaurao. Embora as operaes de escrita e leitura resultem em uma restaurao (refresh) automticas de todas as clulas da linha selecionada, deve-se fazer uma restaurao peridica da memria inteira a cada 5 a 10 ms, de acordo com a especificao do chip.

Amplificadores sensores e Decodificador de endereo


O projeto desses circuitos, comumente chamados circuitos perifricos da memria, apresenta desafios e desperta grande interesse para os projetistas de circuitos integrados: melhorar o desempenho dos circuitos perifricos pode resultar em chip de memrias mais rpidas e com maior capacidade e ainda dissipando menos potncia.

O amplificador sensor
Em ordem de importncia, depois das clulas de memrias, o amplificador sensor o bloco mais crtico em um chip de memria. H vrias configuraes de amplificadores sensores em uso. Descrevemos aqui um amplificador sensor diferencial que emprega realimentao positiva. O amplificador deve receber da clula de memria um tenso diferencial da ordem de 30 mV a 500 mV, dependendo do tipo de memria e topologia da clula. O amplificador sensor, por sua vez, responde gerando um sinal com chaveamento lgico mximo (0 a VDD) em seus terminais de sada. O circuito que apresentaremos possui uma propriedade pouco como: seus terminais de entrada e sada so os mesmo. Antes de apresentarmos o circuito do amplificador sensor vamos repetir aqui uma clula de memria indicada na figura A.12.3. O amplificador sensor sentir e definir as tenses nas linhas de bit. Assim, a propriedade acima extremamente interessante na estrutura da memria como um todo.

Figura A.12.3 Clula de memria

Um amplificador sensor com realimentao positiva


A figura A.12.4 mostra o amplificador sensor juntamente com outros circuitos perifricos de um chip de memria. Observe que o amplificador sensor nada mais que um latch formado pelo acoplamento cruzado de dois inversores CMOS: um inversor implementado pelos transistores Q1 e Q2 e o outro, pelos transistores Q3 e Q4. Os transistores Q5 e Q6 atuam como chaves que conectam o amplificador sensor ao terra e ao VDD somente quando uma de ao de sensoriamento de dados necessria. Se esse no for o caso, S baixo e o amplificador sensor desligado. Isto conserva consumo de potncia, uma caracterstica importante, j que geralmente h um amplificador sensor por coluna (outra razo para formado retangular da memria), resultando em milhares de amplificador sensores por chip. Observe novamente que os terminais x e y so tanto de entrada e de sada do amplificador.

Figura A.12.4 Um amplificador sensor diferencial conectado s linhas de bit de uma coluna particular.

Funcionamento do Amplificador sensor


O amplificador deve ser capaz de detectar um pequeno que surge entre B e B . O amplificador amplifica esse sinal e fornece de volta (sada) um sinal com uma excurso cheia (0 a VDD). Por exemplo, se, durante uma operao de leitura, a clula tinha 1 armazenado, ento uma pequena tenso positiva surgir entre B e B , com vB maior que vB . O amplificador ento far com que vB suba para VDD e vB e desa para 0 V. Essa sada 1 ento direcionada para o pino de E/S do chip pelo decodificador de coluna (no mostrado) e ao mesmo tempo utilizada para reescrever (no caso de uma clula DRAM), executando assim a operao de restaurao. A figura A.12.4 mostra tambm o circuito de pr-carga e equalizao. A operao desse circuito simples e imediata: quando P vai para nvel alto antes da operao de leitura, todos os trs transistores conduzem. Enquanto Q8 e Q9 pr-carregam as linhas B e B em VDD/2, o transistor Q7 acelera esse processo equalizando as tenses em ambas as linhas. Essa equalizao crtica para a operao adequada do amplificador sensor: qualquer diferena de tenso presente entre B e B antes do inicio da operao de leitura pode resultar em uma interpretao errnea do amplificador sensor em relao a seu sinal de entrada. Na mesma figura, mostramos apenas uma das clulas da coluna em questo, justamente a clula cuja linha de palavra est acionada. Essa clula pode ser tanto uma clula SRAM como uma clula DRAM. claro que todas as outras clulas nessa coluna no estaro conectadas s linhas B e B .

Para detalhar mais o funcionamento ds amplificador, vamos considerar uma seqncia de eventos durante a operao de leitura: 1. O circuito de pr-carga ativado (P =1). Isso define uma tenso equalizada de valor VDD/2 nas linhas B e B . Quando o circuito de pr-carga desativado (P =0) as linhas B e B ficam flutuando (alta impedncia). 2. A linha de palavra vai para nvel alto, conectando a clula s linhas B e B , com vB maior que vB se a clula acessada estiver armazenando 1 ou com vB menor que vB armazenando 0. 3. Com um sinal de tenso diferencial adequado, presente entre B e se a clula estiver

B , o amplificador sensor ligado conectando-o ao terra e a VDD


atravs de Q5 e Q6, ativado pelo sinal de controle S. Como, inicialmente, os terminais de entrada dos inversores esto em VDD/2, esses inversores estaro operando em sua regio de transio, na qual o ganho elevado. Logo, inicialmente o latch estar operando em seu ponto de equilbrio instvel. Assim, dependendo do sinal entre os terminais de entrada, o latch se deslocar para um de seus dois pontos de equilbrio estvel. Isso, como j vimos, ocorre pela ao regenerativa do lacth. A figura A.12.5 ilustra claramente esse ponto apresentando as formas de onda do sinal na linha de bit tanto para uma operao de leitura 1 quanto para leitura 0

Figura A.12.5 Formas de onda em vB antes e depois de ativar o amplificador sensor.

Operao em DRAM O amplificador sensor descrito anteriormente adequado para entradas diferenciais. Assim, dessa forma ele rejeita sinais de modo comum (presente igualmente nas duas entradas). Como as clulas DRAM tm uma nica sada os projetistas de CI inventaram um esquema engenhoso para resolver esse problema. O mtodo ilustrado na figura A.12.6 Basicamente, cada linha de bit dividida em duas metades idnticas. Cada meia linha conectada a metade das clulas na coluna e a uma clula adicional, conhecida como clula fictcia (dummy cell), que possui um capacitor de armazenamento CD = CS. Quando uma linha de palavra do lado esquerdo selecionada para leitura, a clula

fictcia do lado direito (controlada por D ) tambm selecionada. Dessa forma, a clula fictcia funciona como a outra metade da clula DRAM diferencial. Quando a meia linha de bit da esquerda est em operao, a meia linha de bit da direita atua como seu complemento (ou linha B e vice-versa. A operao segue essa seqncia: 1. As duas metades da linha so pr-carregadas at VDD/2 e uma linha de palavra selecionada e a clula fictcia do outro lado habilitada. 2. A meia linha conectada clula selecionada gerar um pequeno incremento de tenso em torno de VDD/2. Enquanto isso, a outra meia linha ter sua tenso mantida em VDD/2. 3. O amplificador sensor habilitado e detecta esta pequena diferena de tenso exatamente como numa memria SRAM.

Figura A.12.6 Arranjo para obter a operao diferencial de uma clula DRAM.

O decodificador de endereo de linha


O decodificador de endereos de linha necessrio para selecionar uma dentre as 2M linhas de palavras em resposta a um endereamento de entrada de M bits. Como exemplo, considere o caso em que M = 3 e chame os trs bits de A0, A1 e A2 e as oito linhas de palavras de W0, ... W7. convencionalmente, a linha de palavra W0 ser ativada quando A0 =0 A1 =0 e A2 =0, de tal forma que podemos expressar W0 como uma expresso booleana de A0, A1 e A2

W0 = A0 A1 A2 = A0 + A1 + A2
Assim, a seleo de W0 pode ser obtida por uma porta NOU de trs entrada, na qual esto ligados os bits A0, A1 e A2 e em cuja sada esta ligada a linha de palavra 0. A linha de palavra W3, por exemplo, ser acionada quando A0 =1 A1 =1 e A2 =0, ou seja,

W0 = A0 A1 A2 = A0 + A1 + A2

Uma abordagem simples para realizar essas funes NOU obtida pela estrutura matricial apresentada na figura A.12.7. O circuito mostrado dinmico. Anexado a cada linha possui um transistor de canal p associado que ativado antes do processo de decodificao usando o sinal de pr-carga P. Durante a pr-carga (P = 0), todas as linhas de palavras so puxada para VDD. Supe-se que nesse momento os bits de entrada de endereamento ainda no foram aplicados e todas as entradas esto em nvel baixo; portanto, no h necessidade de incluir no circuito o transistor de avaliao utilizado em portas lgicas dinmicas. Ento, a operao de decodificao se inicia quando os bits de endereamento e seus complementos so aplicados. Note que os transistores NMOS so posicionados de tal forma que as linhas de

palavras no selecionadas sejam descarregadas. Para qualquer combinao de entrada, apenas uma linha de palavra no ser descarregada e, portanto, sua tenso permanece alta, em VDD. Por exemplo, a linha 0 estar em nvel alto quando A0 = 0, A1 =0 e A2 =0; essa a nica combinao que far com que todos os trs transistores conectados linha 0 estejam cortados. Da mesma forma, a linha 3 possui transistores conectados a A0 , A1 e A2 e assim ela estar em nvel alto apenas quando A0 =1 A1 =1 e A2 =0 e assim por diante. Depois que a sada do decodificador estabiliza, as linhas de sada so conectadas s linhas de palavra da matriz, geralmente via portas de transmisso controladas por relgios. Esse decodificador conhecido como decodificador NOU. Observe que, em virtude da operao de pr-carga, esse circuito decodificador no dissipa potncia esttica.

Figura A.12.7 Um decodificador de endereos NOU na forma de matriz.

O decodificador de endereo de coluna


A funo do decodificador de endereos de coluna conectar uma das 2 linhas de bits linha de dados E/S do chip. Como tal, ele um multiplexador e pode ser implementado usando lgica de transistor de passagem, como mostrado na figura A.12.8. Nesse caso, cada linha de bit conectada linha de dados por meio de um transistor de passagem NMOS. As portas dos transistor de passagem so controladas por 2N linhas, uma das quais selecionada por um decodificador NOU similar quele utilizado para decodificar os endereos de linha.
N

Figura A.12.8 Um decodificador de coluna implementado pela combinao de um decodificador NOU e um multiplexador com transistor de passagem.

Uma outra implementao do decodificador de coluna que usa um nmero menor de transistores (em detrimento da velocidade) mostrada na figura A.12.9. Esse circuito, conhecido como decodificador em rvore, tem uma estrutura simples de transistores de passagem. Infelizmente, como um nmero significativo de transistores pode estar no caminho do sinal, a resistncia das linhas de bit aumenta e a correspondente velocidade diminui.

Figura A.12.9 Um decodificador de coluna em rvore.

Memria apenas de leitura (ROM)


A memria apenas de leitura (read-only memory ROM) uma memria que contem apenas dados fixos. Existem vrios tipos de memrias apenas de leitura. Como a ROM fixa, qual nos referimos apenas de ROM; a ROM programvel (programmable ROM PROM); e a ROM programvel e apagvel (erasable programmable ROM EPROM). Uma ROM pode ser vista como um circuito lgico combinatrio em que a entrada a coleo de bits de endereamento da ROM e a sada o conjunto de bits de dados recuperados a partir da localizao endereada.

A ROM MOS
A figura A.12.10 mostra uma ROM MOS simplificada de 32 bits (8 palavras x 4 bits). Conforme indicado, a memria consiste em uma matriz de MOSFET canal tipo n cujas portas so conectadas s linhas de palavras cujas fontes esto aterradas e cujos drenos esto conectados s linhas de bits. Cada linha de bit est conectada fonte de alimentao por um transistor de carga PMOS, da mesma forma que uma lgica pseudo-NMOS j estudada. H um transistor NMOS em uma clula particular se est estiver armazenando um zero; se a clula estiver armazenando 1, no h necessidade desse transistor. Esta ROM pode ser considerada como contendo oito palavras de 4 bits cada. O decodificador de linhas seleciona uma das oito palavras colocando 1 lgico nas portas dos transistores das linhas correspondentes que puxam as linha de bits para baixo. As linhas de bits que esto conectado as clulas sem transistor permanecero com um nvel alto. A desvantagem do circuito da ROM mostrada que a dissipao de potncia inerente a uma lgica pseudo-NMOS. Esta dissipao de

potncia pode ser eliminada com uma mudana. Em vez de aterrar os terminais de porta dos transistores PMOS, podemos conectar esses transistores linha de pr-carga como numa lgica dinmica.

Figura A.12.10 Uma ROM MOS simples organizada como 8 palavras x 4 bits.

As ROM Programveis por mscara


Os dados armazenados nas ROMs discutidas anteriormente so determinadas no momento da fabricao do chip, de acordo com as especificaes do usurio. Porm, para evitar que se faa um projeto dedicado para cada ROM encomendada (processo caro), as ROM so fabricadas usando um processo conhecido como programao por mscara. Que de forma resumida, consiste em apenas definir a ltima mscara de metalizao que define as interconexes como uma etapa onde o traado desejado que depende do contedo da ROM, ou seja, asa portas dos transistores nos quais sero armazenados 1 no sero conectadas.

As ROM Programveis (PROM e EPROM)


As PROMs so ROM que podem ser programadas pelo usurios, mas apenas uma vez (tambm chamadas de OTP). Um arranjo tpico empregado nas PROM com TBJ envolve o uso de fusveis de silcio policristalino para conectar o emissor de cada TBJ coluna de dgitos correspondentes. Dependendo do contedo desejado de uma clula, o fusvel pode ser deixado intacto ou queimado utilizando-se uma corrente alta. Uma ROM programvel e apagvel, ou EPROM, uma ROM que pode ser apagada e reprogramada inmeras vezes. , portanto, o tipo mais verstil (Hoje, memria flash predomina) apenas de leitura. Apesar do processo de reprogramao ser bastante lento. As EPROM atuais usam variantes da clula de memria cuja seco transversal mostrada na figura A.12.11. A clula basicamente um nico transistor canal n tipo enriquecimento com duas

portas feitas de silcio policristalino. Uma das porta est flutuando e apropriadamente chamada porta flutuante. A outra porta, denominada de porta de seleo, funciona do mesmo modo que a porta de um MOSFET tipo enriquecimento normal.

Figura A.12.11 a) Seco de corte e b) smbolo do transitor de porta flutuante usado como clula EPROM.

Antes de a clula ser programada, no h cargas na porta flutuante e o dispositivo funciona como um MOSFET canal n tipo enriquecimento normal. Portanto, exibe a caracterstica iD vGS, mostrada como curva a) na figura A.12.12. Observe que, nesse caso, a tenso de limiar (Vt) muito baixa. Esse estado do transistor conhecido como estado no programado. Esse um dos dois estados em que o transistor de porta flutuante pode se encontrar. Tomaremos arbitrariamente o estado no programado para representar 1 armazenado. Isto , diz-se que o transistor de porta flutuante cuja

caracterstica iD vGS mostrada como a curva a) na Figura A.12.12 est armazenando 1.

Figura A.12.12 Ilustrao do deslocamento na caracterstica iD vGS de um transistor de porta flutuante como resultado da programao.

Para programar o transistor de porta flutuante, aplicada uma tenso elevada (cerca de 166 a 20 V) entre o dreno e a fonte. Ao mesmo tempo, aplicada uma tenso elevada (cerca de 25 V) em sua porta de seleo. A figura A.12.13 mostra o MOSFET de porta flutuante durante a programao. Na ausncia de cargas na porta flutuante, o dispositivo se comporta como um MOSFET de canal n tipo enriquecimento normal. Uma camada de inverso tipo n criada na superfcie da lamina como resultado da tenso positiva elevada na porta de seleo. Devido a elevada tenso aplicada entre o dreno e a fonte acelera os eltrons atravs do canal. Quando estes eltrons alcanam o dreno, eles

adquirem energia suficientemente alta so chamados de eltrons quentes. A tenso elevada de porta estabelece um campo eltrico no xido isolante. Esse campo eltrico atrai os eltrons quentes e os acelera (atravs do xido) em direo porta flutuante. Desse modo, a porta flutuante fica carregada e a carga nela acumulada fica aprisionada. Felizmente, esse processo de carregamento da porta autolimitante. A carga negativa que se acumula na porta flutuante reduz a intensidade do campo eltrico no xido at o ponto em que, finalmente, ele se torna incapaz de continuar acelerando os eltrons quentes. O efeito da carga acumulada na porta flutuante de deslocar a curva caracterstica iD vGS do transistor. A leitura do contedo da clula fcil: uma tenso VGS, entre os valores de tenso de limiar alto e baixo aplicado porta de seleo. Se houver conduo tem 1 armazenado, caso contrrio ter zero.

Figura A.12.13 O transistor de porta flutuante durante a programao.

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