SEIZIME COLLOQUE GRETSI 15-19 SEPTEMBRE 1997 GRENOBLE

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La synthse de haut niveau dun modem digital intelligent

Abdellatif Mtibaa & Mohamed Abid
Laboratoire d'Automatique et d'Informatique Industrielle Ecole Nationale d'Ingnieurs de Monastir Rue Ibn Jazzar 5019 Monastir - Tunisie Tl. +216 3 464 703, Fax +216 3 461900

RSUM
Le papier discute l'intgration des applications complexes dans des circuits partir des spcifications de haut niveau. Il sagit de la conception d'un MODEM digital intelligent utilisant la synthse de haut niveau. Le flot de conception adopt permet, partir des spcifications de haut niveau indpendantes de la technologie, ltude de plusieurs alternatives de ralisations, le choix rapide des solutions, la rduction des erreurs pendant les premires phases de la conception et de la rutilisation des modules dj synthtiss ou existants. Le temps de conception est rduit par lautomatisation des diffrentes phases de conception en utilisant le mme langage de description (VHDL) tous les niveaux.

ABSTRACT
This paper discusses the integration of complex applications in a circuits from high level specifications. It consists on the design of an intelligent digital MODEM using the high level synthesis. The adapted design flow allows, from high level specifications independent of thechnology, the study of many realizations alternatives, the fast choice of solutions, the errors reduction during the first design steps and the reusing of already existant or synthesized modules. The design time is reduced by automatization of different design steps by using the same description language (VHDL) in all levels.

1 Introduction
Les MODEM (ETCD) sont des dispositifs qui poursuivent leur progression, grce leurs atouts de scurit et de facilit d'utilisation. Ces derniers sont les lments moteurs des chanes de transmission de donnes. Ils sont destins mettre en forme l'information pour sa transmission sur la ligne analogique. Cette fonction est ralise le plus souvent par modulation-dmodulation d'un signal auxiliaire porteur. Notre choix de cette application se justifie par les multiples facettes que posent certains constituants. Elle intgre de plus en plus de fonctionnalit par la multitude des recommandations UIT-T. La comptitivit du dveloppement d'un ETCD ncessite des mthodes nouvelles qui permettent de matriser la complexit, l'implantation de nouvelles recommandations, d'amliorer les performances du systme et d'assurer une volutivit vis--vis des changements technologiques. Afin d'valuer l'apport des techniques nouvelles de conception et de ses outils, nous avons adopt une approche mthodologique reposant sur la synthse de haut niveau, appele encore synthse architecturale ou comportementale. Le but vis dans cette dmarche est tout dabord dlever de plus en plus le niveau d'abstraction de la conception afin de permettre la production d'une srie de circuits partir des spcifications les plus proches du cahier des charges et de favoriser la maintenabilit et la rutilisabilit. Le domaine de la compilation de comportement, bien que rcent, a dj

fait l'objet d'une littrature abondante, qui reflte un grand besoin dans ce domaine. De nombreux systmes de synthse de haut niveau existent. Il s'agit essentiellement d'outils universitaires qui ont atteint la maturit et qui commencent merger dans lindustrie [3].

2 Dmarche et environnement
La dmarche de conception, reposant sur la synthse de haut niveau (SHN), et lenvironnement retenus pour notre mthodologie sont prsents par la figure 1. Ce flot prsente trois tapes essentielles, savoir : spcification, synthse et implantation physique. Ces tapes peuvent tre divises en phases de conception proprement dites et en tapes de validation. Les phases de validation sont essentielles afin d'assurer que le circuit physique conu possde bien les proprits dsires, quelle que soit la qualit des outils de synthse utiliss [9]. L'tape de la synthse dbute par une synthse de haut niveau (appele encore synthse architecturale ou comportementale) [4, 6]. Celle ci permet, partir d'une description comportementale, la gnration d'une architecture au niveau transfert de registres (RTL) compose d'un contrleur et d'un chemin de donnes. Lenvironnement utilisant loutil de synthse AMICAL du groupe SLS du TIMA [7, 5], est utilis pour la synthse des descriptions VHDL [8] comportementales. Il combine la synthse comportementale avec une mthodologie permettant la rutilisation des modules existants (par exemples des UAL ou plus complexes comme des contrleurs ou des DSP). Commenant par une description

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initiale, la synthse avec cet outil se compose de plusieurs boucles de raffinements permettant d'explorer les diffrentes solutions d'architectures. Lorsqu'une solution satisfaisante est obtenue, la synthse au niveau plus bas peut tre commence. De plus, en utilisant l'exprience acquise dans la spcification, le concepteur peut facilement amliorer sa description comportementale et recommencer une autre boucle de synthse architecturale. En plus, l'outil AMICAL offre une interactivit avec le concepteur, ce qui permet de bien optimiser l'architecture du circuit. La synthse logique permet de gnrer une description structurelle, gnralement une liste d'interconnexion d'lments physiques de base (portes, bascules) dcrits dans la bibliothque de la technologie cible adopte par le concepteur, partir d'quations boolennes [Cebe95]. L'tape de synthse physique peut tre utilise aussi bien pour les ASIC que pour les circuits programmables FPGA ou CPLD [2, 10].
Spcification fonctionnelle

architecturale [1, 7]. Elle se fait sous forme d'un sousensemble de modules qui peuvent tre spcialiss ou tous identiques, et qui peuvent tre synchrones ou asynchrones. Ces modules sont coupls entre eux par un rseau d'interconnexions pour les changes d'informations. Ils sont aussi coupls avec l'environnement par les entres et sorties du systme. Les travaux de spcification appliqu au MODEM ont servi laborer une formalisation des exigences textuelles exprimes par la multitude des normes UIT-T. Au cours de cette tape, nous avons dcrit toute la fonctionnalit de l'ETCD ainsi que linteractivit avec son environnement. L'tape du partitionnement architectural est ralise manuellement au niveau systme. Une vue du systme partitionn est montre par la figure 2.
EMISSION
Circuits Auxiliaires de l'mission Gnrateur d'horloge V42 V42bis Modulateur Numrique Codeur Synthtiseur numrique

a
Description VHDL Comoprtementale Modem Emetteur
CODEUR Description comportementale

b
SYNTHETISEUR Description RTL

Gestionnaire de protocoles et de commandes Annuleur d'cho Rg. Aut. G Rcup. Port.

Macro-Ordonnancement

AMICAL

Description VHDL structurelle au niveau RTL

S i m u l a t i o n V S Y S T E M

S H N

Allocation des Ufs Micro-Ordonnancement Allocation de Connexions Gnration d'Architecture

Bibliothque des Units Fonctionnelles

V42bis

V42

Dcodeur

Contraintes

Circuits Auxiliaires de la rception

Dmodulateur Egaliseur

Dmodulateur Numrique

RECEPTION
Codeur (RTL) connexion ctrl
UF UF ...

Synthtiseur (RTL)

* C: U.F. de communication pour la synchronisation et le transfert de donnes entre le codeur et le synthtiseur Personnalisation de l'architecture (Niveau RTL)

Synthse Logique Minimisation Factorisation Projection structurelle

EXAMPLAR

Netlist au format XNF

XACT: de XILINX

Synthse Physique Placement Routage

Gnration du bit-map Tlchargement FPGA1

Figure 2 : Dcomposition fonctionnelle de l'ETCD multifonctions Nous nous intressons dans ce travail la partie Modulateur numrique (multi-recommandations). Ce dernier permet la ralisation de deux tches concurrentes et fonctionnant des vitesses diffrentes : le codage et la modulation. Par consquent, cette partie a t modlise par deux "process". Le codeur est synthtis partir dune description VHDL comportementale. Il ralise les fonctions de l'embrouillage, du codage q-aires, du codage diffrentiel, du codage convolutif et de l'affectation spatiale du signal de constellation. Il fait appel au module "synthtiseur numrique" qui constitue un module prdfini et qui ralise numriquement la modulation de frquence, de phase et la modulation combine en amplitude et en phase.

FPGA2

:::: ::

FPGA n

Prototype Physique

4 Synthse architecturale de l'metteur

Figure 1 : Flot de conception poursuivie et outils de synthse et de simulation utiliss Le processus de la synthse architecturale est form par trois grandes tapes qui sont lordonnancement, l'allocation et la gnration de l'architecture. L'outil de synthse architecturale adopt dans notre mthodologie, AMICAL, commence par deux types d'informations : la description du module en VHDL comportementale et une librairie externe d'units fonctionnelles. Ces units fonctionnelles personnalisent les fonctions et les procdures utilises dans le code VHDL. Pendant les diffrentes tapes de synthse de haut niveau, ces units fonctionnelles sont considres comme des boites noires. L'architecture gnre au niveau transfert de

3 Spcification du MODEM
Nous nous intressons la ralisation des systmes lectroniques complexes, d'une faon purement matrielle. En effet et d'une manire gnrale, un systme se traduit par un circuit, mais dans le cas des systmes complexes, il peut s'agir d'une association de circuits (processeur). Le problme du dcoupage en plusieurs circuits se pose. Cette dcomposition est appele dcomposition fonctionnelle ou partitionnement architectural ou encore conception

Adaptateur

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registres (RTL) est compose d'un contrleur et d'un chemin de donnes. Cette architecture est base de bus ou de multiplexeur. Aprs comparaison des deux types d'architecture, nous choisissons l'architecture optimale. Dans notre cas, le codeur est synthtis partir dune description VHDL comportementale. Il fait appel au module "synthtiseur numrique" qui constitue un module prdfini (description RTL). Lenvironnement utilis permet donc de considrer labstraction de ce module. Il est introduit dans le flot de synthse architecturale comme le montre la figure 1b. Aprs la simulation comportementale, la synthse architecturale et l'exploration architecturale des diffrents styles de descriptions et de synthses avec des contraintes varies (bus, multiplexeurs), les rsultats de la solution retenue sont donns par les figures 3 et 4. La description comportementale de dpart comporte 203 lignes de code VHDL. L'architecture gnre automatiquement par AMICAL est dcrite par 3067 lignes de code VHDL au niveau RTL. La synthse architecturale gnre une architecture compose par un contrleur comprenant 58 tats et une machine d'tats finis de 153 transitions. Le contrleur commande la partie oprative travers 82 lignes de contrles. La partie oprative, obtenue automatiquement, est constitue par 4 units fonctionnelles (Embrouillage, Codage convolutif, ALU, Oprations sur les registres), de deux units de communication (gestion et commande de l'Eprom de squences et l'interface avec le synthtiseur numrique), de 28 registres, de 7 flags registres et de 19 multiplexeurs. La surface gnre, aprs une synthse logique automatique est de 2408 portes et 2242 bascules.

de synthse comportementale. En plus, cette dmarche nous a permis la validation de la spcification et la rduction des erreurs de conception et de modlisation pendant une phase avance de la conception.

Figure 4 : Copie dcran du rsultat de la SHN.

6 Remerciements
Le prsent travail rentre dans le cadre de la conception et l'intgration des systmes de communications complexes. Il s'inscrit dans le cadre d'un projet de coopration " Rseaux Formation-Recherche Franco-Tunisien" entre le groupe SLS du TIMA de l'INPG et l'ENIM - TUNISIE).. A cet effet, nous tenons remercier Mr AA Jerraya, Chef de groupe SLS.

7 Rfrences
[1] Calvez J.-P. "Spcification et conception des ASICs", Masson, Paris 1993. [2] Galelio "HDL Synthesis Manuel", Examplar logic INC. 815 Atlantic, 1995. [3] Courtois B. "CAD and Testing of ICs and Systems : Where are we going ?", Journal Of Microelectronic Systems Integreation, Vol. 2 N3, 1994. [4] Gajski D.D., Dutt N.D., Wu A.C-H. and Lin S.Y-L. "High-Level Synthesis, Introduction to Chip and System Design", Kluwer Academic Publishers, 1992. [5] Jerraya A.A., Ding H., Kission P. and Rahmouni M. "Behavior synthesis and component reuse with VHDL", Kluwer Academic Publishers, 1996. [6] Kission P., Ding H., Jerraya A.A. "VHDL Based Methodology for hierarchy and component re-use at the behavior Level", EuroDAC/EuroVHDL,1995. [7] Kission P. "Exploration de la hirarchie et la rutilisation de blocs existant par la synthse de haut niveau", Thse de l'INPG, TIMA Grenoble 1996. [8] IEEE "VHDL Language Reference Manual", Standard 1076/B, IEEE, Juin 1987. [9] Model Technology "V-System/Windows, Users Manual : VHDL, Simulation for Pcs Running Windows & Windows NT", Ver 4.3, June 1995 [10] Xilinx Inc. "User guide : Hardware & peripherel", Octobre 1995.

Figure 3 : Copie dcran du rsultat de la simulation pour la gnration du signal analogique de ligne.

5 Conclusion
Ce papier a prsent la dmarche mthodologique et l'environnement utiliss pour la conception de haut niveau des systmes complexes. Cette dmarche se repose sur la synthse de haut niveau. Au cours de cette tape de synthse, en plus de la description comportementale, nous avons fait appel la rutilisation d'un module existant modlis et synthtis au niveau RTL. Pour la gnralisation de cette notion de rutilisation, Nous pouvons donc introduire des composants dj synthtiss en comportementale soit une description RTL ou mme, d'autres composants qui sont synthtiss par d'autres outils