Lista de Exerccios Arquitetura de Computadores Turma Avanada

Professor: Ricardo Quinto

Pgina Pessoal: !rgquintao!com!"r e#mail: rgquintao$gmail!com

1- (Questo 24 Petrobrs Analista de Sistemas Jnior Infraestrutura ano 2010 %upondo opera&o em dois modos: paralelo # com todos os processadores totalmente utili'ados( serial # com apenas um processador em uso( que fra&o da computa&o original pode ser sequencial para o"ter uma acelera&o igual a )* com +,* processadoresa. ". c. d. e. *(,/0 *(,10 *(220 *(/30 *(4/0

2- (Questo 4! Petrobrs Analista de Sistemas Jnior Infraestrutura ano 200! %upon5a que ten5am sido feitas as seguintes medi6es para um computador: 7edi&o Efetuada 9requ:ncia de execu&o de instru6es do tipo 9P CP; m<dio de opera6es do tipo 9P CP; m<dio de outras opera6es =diferentes de 9P. 9requ:ncia de execu&o de instru6es do tipo 9P%>R CP; de 9P%>R CP; ? Ciclos de cloc@ por instru&o 9P ? 9loating#Point 9P%>R ? Apera&o de rai' quadrada de 9P Considere que duas alternativas para mel5orar o desempen5o do computador seBam: diminuir o CP; de 9P%>R para , ou diminuir o CP; m<dio de todas as opera6es de 9P para ,(/! Compare essas duas alternativas de proBeto( usando a equa&o de desempen5o de CPC e calcule a acelera&o o"tida com a alternativa que apresentar mel5or desempen5o! >ual o valor da acelera&o o"tidaa. ". c. d. e. +(*) +(+4 +(,1 +(2/ +(3* 8alor 2*0 3(* +(, ,0 +*

"- (Questo 41 #$%&S Profissional #si'o Anlise de Sistemas - Su(orte ano 200! %eBa A uma mquina 5ipot<tica com tempo de ciclo de / ns e sem paralelismo no nvel de instru&o! Assumindo#se que cada estgio demora um ciclo de relDgio( qual op&o indica uma lat:ncia e um nEmero de estgios no pipeline de uma mquina 5ipot<tica F suficientes para que F ten5a uma largura de "anda de processador superior ao da mquina Aa. ". c. d. e. +, ns de lat:ncia e , estgios! +3 ns de lat:ncia e , estgios! ,* ns de lat:ncia e / estgios! ,3 ns de lat:ncia e 2 estgios! ,1 ns de lat:ncia e 3 estgios!

4- (Questo 4) #$%&S Profissional #si'o Anlise de Sistemas - Su(orte ano 200! Em rela&o a m<todos de c5amada de su"#rotinas( pode#se afirmar que c5amadas por: a. ". c. d. e. 8alor com transfer:ncia real de dados n&o necessitam de arma'enamento adicional! 8alor com transfer:ncia real de dados necessitam de mais um nvel de endereamento indireto! 8alor com transfer:ncia real de dados s&o eficientes para parGmetros de grande taman5o! Refer:ncia n&o necessitam de espao duplicado nem atividade de cDpia! Refer:ncia n&o necessitam de mais um nvel de endereamento indireto!

)- (Questo "1 #$%&S Analista de Sistemas Su(orte ano 2010 A arquitetura de processadores C7A =Uniform Memory Access.( que utili'a um Enico "arramento para comunica&o entre os processadores e a memDria RA7( tem como principal limitador o=a.: a. Endereamento de( no mximo( ,HF de RA7! ". Aumento de trfego no "arramento( aumentando muito a dissipa&o de calor! c. %o"recarga no "arramento que limita o nEmero de CPCs( em fun&o de o "arramento de comunica&o ser compartil5ado! d. ;mpossi"ilidade de utili'ar cac5e nessa arquitetura! e. Exist:ncia de um limite no taman5o dos "locos de cac5e de +I "Jtes!

*- (Questo 4+ Petrobrs Analista de Sistemas Jnior Infraestrutura ano 200! Cma mquina possui instru6es de +I "its e endereos de 3 "its! Ko conBunto total de instru6es( +/ referenciam 2 endereos( +3 referenciam , endereos e +I n&o apresentam refer:ncia a endereo! >ual < o nEmero mximo de instru6es que referenciam + endereo que esta mquina pode tera. ". c. d. e. 4 +I 2+ I2 +,1

+- (Questo "4 Petrobrs Analista Sistema Jnior Infraestrutura ano 2010 %eBa um sistema de computa&o que possui uma memDria principal com capacidade mxima de endereamento de I3L c<lulas =+LM,+*.( sendo que cada c<lula arma'ena um "Jte de informa&o! >ual o taman5o( em "Jtes( do registrador de endereos de memDria desta arquiteturaa. ". c. d. e. , I +I I3 1L

!- (Questo ") Petrobrs Analista Sistema Jnior Infraestrutura ano 2010 %eBa um sistema de computa&o que possui uma memDria principal com capacidade mxima de endereamento de I3L c<lulas =+LM,+*.( sendo que cada c<lula arma'ena um "Jte de informa&o! Para criar um sistema de controle e funcionamento de sua memDria cache( a memDria principal < constituda de "locos de oito "Jtes cada! A memDria cache do sistema < do tipo mapeamento direto( contendo 2, quadros! Kessa forma( em que quadro estaria contido o "Jte arma'enado no seguinte endereo de memDria principal0001000100011011 a. ". c. d. e. + , 2 2, 2/

,- (Questo "1 -.- Analista Judi'irio -e'nolo/ia da Informa0o ano 2011 A Cnidade de Controle =CC. < responsvel por gerar todos os sinais que controlam as opera6es no exterior da CPC e por dar todas as instru6es para o correto funcionamento interno da CPC! Nesse contexto( < ;NCARRETA afirmar: a. A CC executa as a6es "sicas pr<#programadas pelo prDprio fa"ricante do processador( sendo elas: "usca( decodifica&o e execu&o! ". A CC( dependendo do tipo de microprocessador( pode ser fixa ou programvel! c. A unidade de "usca carrega a instru&o requisitada pelo processador a partir da verifica&o na memDria principal e( caso n&o a encontre( vai procur#la nas memDrias cache. d. A unidade de "usca envia a instru&o encontrada para a unidade de decodifica&o( que( por sua ve'( ter como responsa"ilidade trat#la e envi#la O unidade de execu&o! e. Antes do envio da instru&o para processamento( a unidade de decodifica&o consulta o microcDdigo para sa"er o que a instru&o fa' e quais requisitos devem ser satisfeitos para deixar a instru&o pronta para execu&o!

10- (Questo "4 -.- Analista Judi'irio -e'nolo/ia da Informa0o ano 2011 Considere o quadro a"aixo: Parcela Parcela Soma Kecimal Finrio +4 +***+ ,I 4" 1 Actagonal 2, 1 Pexadecimal 2#

As valores que preenc5em correta e respectivamente as colunas Finrio( Actogonal e Pexadecimal s&o: a. ". c. d. e. ++**+ e +*++*+Q ,2 e 32Q ++ e +F ++*** e +*++**Q ,* e /2Q +* e +A +*+++ e +*+*+*Q ,, e /3Q +* e +C ++*+* e +*+*++Q ,+ e /2Q ++ e +A +*+++ e +*+**+Q ,+ e 3/Q +, e +A

11- (Questo ") -.- Analista Judi'irio -e'nolo/ia da Informa0o ano 2011 Em rela&o Os arquiteturas C;%C e R;%C( < ;NCARRETA afirmar: a. Em R;%C( a execu&o dos comandos < mais rpida e isso tem um preo( pois um processador R;%C exige um conBunto de circuitos mais complexos e um nEmero maior de transistores! ". 7uitas mquinas R;%C n&o possuem instru6es para multiplica&o ou divis&o e( por isso( uma opera&o de multiplica&o( por exemplo( < executada por meio de sucessivas somatDrias e deslocamentos! c. C;%C possui instru6es complexas( o que contrasta com a simplicidade das instru6es R;%C! d. Na C;%C( qualquer instru&o pode referenciar a memDriaQ na R;%C( a refer:ncia < restrita a Load e Store. e. Processadores 5"ridos s&o essencialmente processadores C;%C =para cuidar das instru6es mais complexas. com nEcleo R;%C =para cuidar das instru6es mais simples.!

12- (Questo 2! $ossa 2ai3a %esen4ol4imento Analista de Sistemas ano 2011 7odo de Endereamento < o termo usado para designar o modo como os "its de um campo de endereo s&o interpretados para se encontrar o operando! A modo no qual a parte da instru&o( realmente( cont<m o operando para utili'a&o imediata( dispensando qualquer outra informa&o de sua locali'a&o( < denominado endereamento: a. ". c. d. e. Kireto! ;ndexado! ;mediato Ke registrador Ke pil5a

1"- (Questo "2 -rans(etro Analista de Sistemas Jnior ano 2011 A relDgio de um processador consiste em um dispositivo que tem como finalidade sincroni'ar e cadenciar =controlar a velocidade. as a6es executadas por essa unidade! Em cada ciclo =intervalo de tempo entre o incio da su"idaRdescida de um pulso at< o incio de sua descidaRsu"ida.( uma a&o < reali'ada pelo processador! %e o intervalo de tempo entre duas a6es consecutivas de um processador < igual a , nanossegundos( qual ser a sua frequ:ncia em Higa5ert' =HP'.a. ". c. d. e. *(,/! *(/*! +(**! +(/*! ,(**!

14- (Questo "" -rans(etro Analista de Sistemas Jnior ano 2011 %eBa N uma "ase de numera&o( e os nEmeros A M =+**.N( F M =,32.=NS+.( C M =2*.N( K M 9+I e E M =++*.,! %a"endo#se que a igualdade F S K M A S E!C < vlida( o produto de valores vlidos para a "ase N <: a. ". c. d. e. ,3! 2/! 2I! 3,! 3/!

1)- (Questo "4 -rans(etro Analista de Sistemas Jnior ano 2011 %egue#se o trec5o final de uma memDria principal( onde o endereo 999 representa a maior posi&o enderevel! Todos os nEmeros s&o apresentados em 5exadecimal! 991 99) 99A 99F 99C 99K 99E 999 *+*, 2EFC )+43 3AK4 2/2+ II*) 9A++ F2C/

A nEmero mximo de c<lulas que essa memDria pode conter ser igual a: a. ". c. d. e. /+,! +*,3! ,*31! 3*)I! 1+),!

1*- (Questo ") -rans(etro Analista de Sistemas Jnior ano 2011 %egue#se o trec5o final de uma memDria principal( onde o endereo 999 representa a maior posi&o enderevel! Todos os nEmeros s&o apresentados em 5exadecimal! 991 99) 99A 99F 99C 99K 99E 999 *+*, 2EFC )+43 3AK4 2/2+ II*) 9A++ F2C/

Considere agora um trec5o de uma memDria cac5e interligada O memDria principal apresentada! Cada lin5a a"riga um "loco de memDria com duas c<lulas! No exemplo ilustrado a seguir( a lin5a ,,* arma'ena o "loco que cont<m as c<lulas de endereos 991 e 99)! ,+9 ,,* ,,+ A processador ent&o envia uma solicita&o de escrita O memDria principal na c<lula 99)! ApDs a opera&o ser completada( a memDria cac5e tem o valor alterado para 2EF9( mas a memDria principal mant<m arma'enado o valor anterior( que < 2EFC! ,+9 ,,* ,,+ Considerando#se esse cenrio( tem#se que a memDria cac5e implementa a: a. ". c. d. e. Poltica de escrita con5ecida como escrita somente no retorno =Trite Fac@.! Poltica de escrita con5ecida como escrita uma ve' =Trite Ance.! Poltica de mapeamento de escrita em "locos con5ecida por L9C =Least 9requentlJ Csed.! T<cnica de mapeamento de "locos da memDria principal con5ecida como mapeamento direto! T<cnica de mapeamento de "locos da memDria principal con5ecida como mapeamento associativo! *+*, 2EF9 *+*, 2EFC

1+- (Questo 4+ $ossa 2ai3a %esen4ol4imento Analista de Sistemas ano 2011 A resultado de +/A9 su"trado de +49A( em 5exa( <: a. ". c. d. e. ,/! ,**! ,3F! ,3C! KF/!

1!- (Questo 24 $ossa 2ai3a %esen4ol4imento Analista de Sistemas ano 2011 Cma CPC executa cada instru&o em uma s<rie de pequenas etapas( que costuma ser denominada ciclo: a. ". c. d. e. "uscar#decodificar#executar! identificar#processar#entregar! carregar#processar#arma'enar! carregar#compilar#executar! interpretar#compilar#executar!

1,- (Questo 2* %&-.A$ .$ Assessor -5'ni'o Administra0o de .ede ano 2010 %o"re a defini&o de 5ard are e soft are em um computador( analise: ;! ;;! ;;;! Pard are < formado pelo conBunto de circuitos eletrUnicos e partes eletromecGnicas! %oft are consiste somente nos programas aplicativosQ n&o sendo considerados soft ares os %istemas Aperacionais! A %istema Computacional < formado pelo conBunto de soft are "sico e 5ard are!

Est=&o. correta=s. apenas a=s. afirmativa=s.: a. ". c. d. e. ;( ;;;! ;( ;;! ;;! ;;;! ;!

20- (Questo 0) &SA6 278 Analista de Sistemas Pro4a 2 ano 2010 Assinale a op&o correta! a. A 5ierarqui'a&o da memDria cac5e em mEltiplos nveis preBudica seu desempen5o! ". A lo'alidade < a tend:ncia do processador( ao longo da execu&o de um programa( referenciar instru6es e dados na memDria secundria locali'ados em endereos prDximos! c. A lo'alidade < o endereo de um programa que referencia instru6es e fluxos na memDria principal! d. A mem9ria 'a':e < uma memDria voltil de menor velocidade e com grande capacidade de arma'enamento! e. A mem9ria 'a':e < uma memDria voltil de alta velocidade( por<m com pequena capacidade de arma'enamento!

21- (Questo 0* &SA6 278 Analista de Sistemas Pro4a 2 ano 2010 Assinale a op&o correta relativa a caractersticas das arquiteturas R;%C e C;%C! a. C;%C: instru6es executadas pelo 5ard are! ;nstru6es em diversos formatos! ;nstru6es com poucos modos de endereamento! Pouco uso da t<cnica de pipelining! ". R;%C: muitas instru6es! ;nstru6es executadas pelo 5ard are! ;nstru6es com formato fixo! ;nstru6es utili'am mEltiplos ciclos! Arquitetura com poucos registradores! c. R;%C: poucas instru6es! ;nstru6es executadas pelo 5ard are! ;nstru6es com diversos formatos! Arquitetura com poucos registradores! Pouco uso da t<cnica de pipelining! d. C;%C: instru6es executadas por microcDdigo! ;nstru6es com formato fixo! ;nstru6es com diversos modos de endereamento! Arquitetura pipelining! e. R;%C: poucas instru6es! ;nstru6es executadas pelo 5ard are! ;nstru6es com formato fixo! ;nstru6es utili'am poucos ciclos de mquina! Arquitetura com muitos registradores!

22- (Questo 0" Parte # Instituto 2idades ;$I6&SP Analista de -e'nolo/ia da Informa0o ano 2010 Acerca de arquitetura de 5ard are( analise as seguintes afirmativas: ;! ;;! ;;;! Nas mquinas Reduced ;nstruction %et Computers =R;%C. temos pequenos nEmeros de registradores de propDsito geral ou o uso de tecnologias de compila&o na otimi'a&o do uso de registradores! Cm dos o"Betivos das 7quinas Complex ;nstruction %et Computers =C;%C. < diminuir o taman5o dos programas gerados! Nas mquinas Reduced ;nstruction %et Computers =R;%C. 5 otimi'a&o de pipeline de instru6es!

Podemos afirmar corretamente que: a. ". c. d. Todas as afirmativas est&o corretas! Todas as afirmativas est&o incorretas! Apenas as afirmativas ; e ;; est&o corretas! Apenas as afirmativas ;; e ;;; est&o corretas!

2"- (Questo 0) Parte # Instituto 2idades ;$I6&SP Analista de -e'nolo/ia da Informa0o ano 2010 7arque a alternativa CARRETA acerca de 7emDria RA7 KinGmica: a. ". c. d. As "its s&o arma'enados em capacitores! N&o necessita de recurso de refres5! %eu preo de mercado costuma ser mais caro que o da memDria esttica! Possui um taman5o de c<lula maior que o da memDria RA7 esttica!

24- (Questo 0* Parte # Instituto 2idades ;$I6&SP Analista de -e'nolo/ia da Informa0o ano 2010 Acerca de memria cache( marque a alternativa CARRETA: a. Esta memDria fica locali'ada entre a memDria flas5 e a CPC! ". >uanto maior o taman5o da memDria cac5e( menor o nEmero de portas envolvidas no endereamento! Consequentemente( memDria cac5e grande tende a ser mais rpida do que as pequenas! c. V na memDria cac5e onde o sistema operacional < carregado! d. No que di' respeito O memDria cac5e( os algoritmos de su"stitui&o s&o: LRC( 9;9A( L9C e Random!

2)- (Questo ") 6;$I7&.SA 2&# Analista de Sistemas ano 2010 R;%C e C;%C s&o dois tipos distintos de arquitetura de computadores desenvolvidos pela indEstria da computa&o! Apesar de terem aplica6es distintas( os computadores com arquitetura R;%C apresentam desempen5o superior aos de arquitetura C;%C( quando utili'am tecnologia equivalente de semicondutores e mesma frequ:ncia de clock! V correto afirmar( a respeito das arquiteturas C;%C e R;%C( que: a. os computadores de arquitetura C;%C s&o mais lentos por executarem instru6es menos complexas que os computadores de arquitetura R;%C! ". o hardware de um processador com arquitetura R;%C < muito mais complexo e de fa"rica&o mais cara que o de um processador que utili'a arquitetura C;%C! c. as instru6es executadas por um processador C;%C s&o mais simples e pequenas( se comparadas com o R;%C( o que aumenta o seu desempen5o! d. a convers&o de cDdigos de programas de uma arquitetura C;%C para a arquitetura R;%C leva a uma redu&o de cDdigo( por conta de esta Eltima utili'ar instru6es mais simples! e. computadores C;%C s&o capa'es de executar vrias centenas de instru6es complexas diferentes enquanto os R;%C executam apenas algumas poucas instru6es simples!

2*- (Questo "+ 6;$2A# P.<%A8 A8 Analista de -I ano 2010 %eBam R+ e R, registradores e A o deslocamento! >ual o modo de endereamento de memDria apresentado a seguir8<7 .1= A(.2 a. ". c. d. e. Endereamento Alternativo de Registrador! Endereamento ;mediato! Endereamento ;ndireto de Registrador! Endereamento ;ndexado! Endereamento Kireto!

2+- (Questo "2 8etr> SP Analista -e'nolo/ia da Informa0o ano 2010 Na convers&o de uma "ase decimal para uma outra "ase qualquer( o processo direto < composto por duas partes: a. ". c. d. e. su"tra&o sucessiva da parte inteira e multiplica&o sucessiva da parte fracionria! divis&o sucessiva da parte inteira e su"tra&o sucessiva da parte fracionria! divis&o sucessiva da parte inteira e soma sucessiva da parte fracionria! soma sucessiva da parte inteira e multiplica&o sucessiva da parte fracionria! divis&o sucessiva da parte inteira e multiplica&o sucessiva da parte fracionria!

2!- (Questo 22 ;66 Analista de -e'nolo/ia da Informa0o ano 200, Analise as seguintes sentenas em rela&o O arquitetura de computadores: ;! ;;! ;;;! A sinal do clock < utili'ado pela memDria principal para execu&o das instru6es! %e o processador encontrar um dado na memDria cac5e( n&o 5 necessidade do acesso O memDria principalQ do contrrio( o acesso < o"rigatDrio! As processadores R;%C caracteri'am#se por possuir poucas instru6es de mquina e s&o executadas diretamente pelo 5ard are!

Kas sentenas acima( apenas: a. ". c. d. e. ; < verdadeira! ;; < verdadeira! ;;; < verdadeira! ; e ;; s&o verdadeiras! ;; e ;;; s&o verdadeiras!

2,- (Questo +, 8&2 ?erente de Su(orte ano 200, Tendo por significado Reduced Instruction Set Computer( a tecnologia R;%C representa uma alternativa O C;%C! Assinale a alternativa que apresente a vantagem da tecnologia R;%C em rela&o O C;%C! a. Kevido a tecnologia pipelined( os processadores alcanam duas a quatro ve'es a performance dos processadores C;%C usando tecnologia de semicondutor equivalente e os mesmos valores de clock. ". Kevido ao processador tra"al5ar com instru6es simples( o processador utili'a mais espao no chip( fun6es extras como circuito de gerenciamento de memDria e unidade aritm<tica arma'enada num mesmo chip. c. Kevido O complexidade do proBeto( o sistema requer memDria "em mais rpida para alimentar as instru6es! d. Kevido O alta tecnologia( a velocidade de processamento independe da qualidade do cDdigo su"metido O execu&o! e. Kevido Os instru6es para o processador serem simples e pequenas( ocorre diminui&o da performance!

"0- (Questo 22 7;$&SP - 2&-&SP Analista de -I .edes e -ele'omuni'a0@es ano 200, Nas arquiteturas dos processadores modernos encontra#se implementado( via de regra( o conceito de pipeline no processo de execu&o de instru6es! Assinale a alternativa que apresenta tr:s etapas funcionais que costumam fa'er parte do pipeline e que s&o implementadas por unidades especficas! a. ". c. d. e. Fusca de instru&o( decodifica&o de instru&o e "usca do operando. Codifica&o de instru&o( tratamento de instru&o e decodifica&o de instru&o. Kivis&o do clock( acesso direto O memDria e verifica&o de paridade. Apera&o lDgica( opera&o aritm<tica e acesso direto O memDria! !erclocking" underclocking e W"ufferi'a&oW de dados a serem processados.

"1- (Questo 24 7;$&SP - 2&-&SP Analista de -I .edes e -ele'omuni'a0@es ano 200, A memDria cac5e possi"ilita diminuir o tempo de acesso do processador O memDria( com o uso de uma memDria mais rpida =cache. entre o processador e a memDria principal =mais lenta.! >uando o processador fornece um endereo de uma posi&o de memDria a ser acessada e cuBo conteEdo n&o se encontra arma'enado na memDria cache( di'#se que ocorreu um: a# $# c# d. e# cache hit. cache miss. write $ack. write through! write deferred.

"2- (Questo 2" 7;$&SP - 2&-&SP Analista de -I Analista de Su(orte ano 200, Kiversos processadores modernos passaram a incorporar em suas arquiteturas o conceito de pipeline( que consiste em: a. Adicionar um co#processador num<rico ao nEcleo do processador( o que permite que instru6es( as quais reali'am clculos mais ela"orados( seBam mais rpidas. ". Ampliar o conBunto de instru6es da arquitetura( visando possi"ilitar a concep&o de programas mais eficientes e que ocupem pouco espao em memDria. c. Kiminuir o tempo de execu&o de cada instru&o por meio da adi&o de memDrias cac5e dedicadas Os instru6es e aos dados. d. Kividir a execu&o da instru&o em vrias partes( sendo cada uma delas manipuladas por unidades dedicadas do 5ard are que tra"al5am em paralelo! e. %uprimir a etapa de clculo de endereo do dado a ser "uscado na memDria em decorr:ncia da simplifica&o dos modos de endereamento do processador.

""- (Questo )* 8&2 Administrador de .edes ano 200, A registrador de uso especfico( responsvel pelo arma'enamento do endereo da prDxima instru&o que a CPC dever executar( < con5ecido como: a. ". c. d. e. Apontador de pil5a ou stac@ pointer! %upervisor principal ou main supervisor. Registrador de estado ou program status. Contador de instru6es ou program counter! Controlador de programas ou program controller.