ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I

SISTEMAS DIGITALES SECUENCIALES 100500A

APORTE AL COLABORATIVO 2

TUTOR CARLOS EMEL RUIZ

PRESENTADO POR JOHN ULISES PAREDES BENAVIDES

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA Mayo/2013

ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I OBJETIVOS o Construir las tablas de verdad para el circuito secuencial solicitado. o Construir un circuito que cumpla la tabla de verdad anterior que responde a la secuencia de conteo solicitada. o Realizar una simulacin del circuito para comprobar su adecuado funcionamiento. o Aplicar los conocimientos de la unidad No 2 del Mdulo Sistemas digitales Secuenciales

ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I DESARROLLO DE LA ACTIVIDAD DE TRABAJO COLABORATIVO Fase 1. Diseo: El equipo deber disear un circuito secuencial que permita desplegar en un display de siete segmentos la secuencia de diez nmeros: 2 4 6 8 0 1 3 5 7 9 de manera cclica. A DESCRIPCION DEL PROBLEMA A RESOLVER Se tiene la necesidad de construir un sistema secuencial, para mostrar en un display diez condiciones o posiciones de nmeros seguidos no consecutivos para demostrar lo aprendido en la unidad No 2 del mdulo SISTEMAS DIGITALES SECUENCIALES donde se pueda aplicar los flip-flops y un temporizador o reloj, aqu se presenta su solucin.
Figura 1: Diagrama de estados de la secuencia 2 4 6 8 0 1 3 5 7 9
Es_1 Es_10 Es_2

9
1001
Es_9

0010

4
0100

7
0111

6
0110

Es_3

Es_8

5
0101

8
1000

Es_4

3
Es_7

0011

0
1
0001 0000

Es_5

Es_6

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B. DIAGRAMA DE BLOQUES

DIAGRAMA DE ESTADOS (Los nmeros de la secuencia en binarios)

TENER PRESENTE LA TABLA DE EXCITACIN DE LOS FLIP FLOP

TABLA DE TRANSICIONES (Estado presente, estado futuro y entradas de los flip flop)

MAPAS DE KARNAUGH

DIAGRAMA CIRCUITAL

C - SOLUCIN DEL PROBLEMA MEDIANTE FLIP-FLOPs Los flip-flop pueden solucionar el problema planteado pues estos pueden funcionar como contadores. Los flip-flop son la parte principal en el desarrollo del problema pues a partir de ellos puede plantearse un diseo de lgica combinacional que le d el toque definitivo a

ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I lo que se requiere. Los flip-flop actan como dispositivos contadores y tambin de almacenamiento, por esa razn hay que tener en cuenta siempre el dato anterior para generar el siguiente en la secuencia. Los flip-flop requeridos en la solucin son del tipo JK.
Tabla 1: Secuencia de estados actual y futuro

Secuencia

Estado Actual (Qn) 0010 0100 0110 1000 0000 0001 0011 0101 0111 1001

Estado Futuro (Qn+1) 0100 0110 1000 0000 0001 0011 0101 0111 1001 0010

2 4 6 8 0 1 3 5 7 9

Diseo a partir de las tablas de Estado A partir de la tabla anterior se renombran los datos escogidos, y se ubica las respectivas salidas en una tabla de verdad ms amplia.

ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I Tabla 2: Identificacin de estados actual y futuro de las respectivas entradas y salidas. Qn Q1 Q0 1 0 0 0 1 0 0 0 0 0 0 1 1 1 0 1 1 1 0 1 Qn+1 Q2+1 1 1 0 0 0 0 1 1 0 0

2 4 6 8 0 1 3 5 7 9

Q3 Q2 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 1 0

Q3+1 0 0 1 0 0 0 0 0 1 0

Q1+1 0 1 0 0 0 1 0 1 0 1

Q0+1 0 0 0 0 1 1 1 1 1 0

CLCULO DE LAS RESISTENCIAS Y CONDENSADOR PARA OBTENER EL TIEMPO DE 3 SEGUNDO

CALCULO DEL ASTABLE 555 PARA UNA FRECUENCIA DE 1 Hz

Frmulas para el 555 = 0.693 (1 + 2 ) = 0.693 2 = 0.693 1 + 0.693 2 = 0.693 1 + Entonces ton siempre ser mayor que toff. 1 () = = 3 = + = 3 Asumimos un condensador de C= 27 uF y un tiempo de apagado (t off ) de 0.8 [s] 0.8 = 0.693 2 2 = 2 = 42756 0.693 27 = + = 0.693 1 + + = 0.693 1 + 2 = 0.693 1 + 2 0.693 2 = 0.693 (1 + 2 2 ) 3 = 0.693 (1 + 2 42756 ) 3 = 0.693 27 (1 + 2 42756 ) 3 = 0.693 27 (1 + 2 42756 ) 3 0.693 27 2 42756 = 1 0.693 27 1 = 36940

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Diseo de la descripcin secuencial en Vhdl La mquina de estados en VHDL est compuesta, para este ejercicio, en dos procesos, el process Sincrono y el process combinacional. Dentro del sncrono, se configura y describe la seal del reloj, adems el seguimiento cmo se comportar la secuencia. En el combinacional, se describe la secuencia de la mquina de estados y la visualizacin de determinadas salidas. En dichas lneas se trabaja de manera comportamental, mostrndose binariamente los estados y la respectiva salida a visualizarse.

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entityreloj is port ( clk : in bit; rst : in bit; E : in bit ; sec_dysp : out std_logic_vector (6 downto 0); )
end entity secuencia; architecture Behavioral of secuencia is

type ESTADOS is (S1,S2,S3,S4,S5, S6 , S7 , S8, S9, S10); signal ESTADO, SIG_ESTADO: ESTADOS; signal O: bit_vector; begin SINCRONO: process(clk,reset) begin if reset ='1' then ESTADO<=S1; elsifclk'event and clk='1' then ESTADO<= SIG_ESTADO; end if; end process SINCRONO;
COMBINACIONAL: process (ESTADO,E) begin

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caseESTADO is whenS1 => O <= '0010'; if (E='1') then SIG_ESTADO<=S2; sec_dysp<= ; else SIG_ESTADO<=S1; sec_dysp<= ; end if; whenS2 => O <= '0100'; if(E='1') then SIG_ESTADO<=S3; sec_dysp<= ; else SIG_ESTADO<=S2; sec_dysp<= ; end if; whenS3 => O <= '0110'; if(E='1') then SIG_ESTADO<=S4; sec_dysp<= ; else SIG_ESTADO<=S3; sec_dysp<= ; end if; whenS4 => O <= '1000'; if(E='1') then SIG_ESTADO<=S5; sec_dysp<= ; else SIG_ESTADO<=S4; sec_dysp<= ; end if; whenS5 => O <= '0000'; if(E='1') then SIG_ESTADO<=S6; sec_dysp<= ; else SIG_ESTADO<=S5;

ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I sec_dysp<= ;
end if; whenS6 => O <= '0001'; if(E='1') then SIG_ESTADO<=S7; sec_dysp<= ; else SIG_ESTADO<=S6; sec_dysp<= ; end if; whenS7 => O <= '111'; if(E='1') then SIG_ESTADO<=S8; sec_dysp<= ; else SIG_ESTADO<=S7; sec_dysp<= ; end if;

whenS8 => O <= '0011'; if(E='1') then SIG_ESTADO<=S9; sec_dysp<= ; else SIG_ESTADO<=S8; sec_dysp<= ; end if; whenS9 => O <= '111'; if(E='1') then SIG_ESTADO<=S10; sec_dysp<= ; else SIG_ESTADO<=S9; sec_dysp<= ; end if; whenS10 => O <= '111';

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if(E='1') then SIG_ESTADO<=S1; sec_dysp<= ; else SIG_ESTADO<=S10; sec_dysp<= ; end if; end case; end process COMBINACIONAL; endARCH;

ESCUELA DE CIENCIAS BSICAS TECNOLOGAS E INGENIERA Materia SISTEMAS DIGITALES SECUENCIALES Cdigo 90178 2013_I BIBLIOGRAFA MQUINAS DE ESTADO. Disponible en: http://200.69.103.48/comunidad/profesores/jruiz/jairocd/texto/cirdig/maquinasdeesf .pdf PERRY, Douglas. VHDL:Programming by example.