DISEO DE SISTEMAS DIGITALES II CONCVERCIN AD/DA OBJETIVO: Disear un programa para el pic 18f4550 encargado de realizar la medicin del

periodo y la amplitud de una seal senoidal. DESARROLLO: CIRCUITTO. Para poder utilizar de una manera optima el rango de conversin de pic (0-5V) es necesario realizar una adaptacin de nivel de tencin, ya que el pic solo reconoce magnitudes positivas; para este propsito utilizamos un circuito desplazador de nivel con un amplificador operacional Para la parte del conversor analgico-digital utilizamos una configuracin R-2R

La onda senoidal que se ve a la par de la digitalizada (seal de salida del conversor A/D) es la seal original, la seal senoidal que se ve en la parte superior es la seal de salida del circuito desplazador de nivel.

CODIGO. #include <p18F4550.h> #include <adc.h> #include <stdlib.h> #include <delays.h> int result; void main( void ) { OpenADC( ADC_FOSC_64 & ADC_RIGHT_JUST & ADC_0TAD, ADC_CH0 & ADC_INT_OFF,ADC_VREFPLUS_VDD,15 ); while(1){ Delay10TCYx( 5 ); // Delay for 50TCY ConvertADC(); // Start conversion while( BusyADC() ); // Wait for completion result = ReadADC(); // Read result PORTD=result; } }

CUESTIONARIO: Explicar detalladamente el comportamiento del circuito.

En la entrada se tiene una fuente senoidal que genera una seal, la cual es desplazada en nivel por medio de un circuito sumador entre la fuente senoidal y un voltaje continuo utilizando un amplificador operacional como base de esta etapa, a la salida del amplificador la seal tambin senoidal sufre un desplazamiento en magnitud de modo tal que todos los valores que puede tomar la seal son positivos. Esta seal resultante es implantada en el canal de conversin AN0 del pic el cual realiza internamente la conversin de los datos regulados por medio de un conjunto de resistencias. Explicar detalladamente la configuracin del pic18f4550 necesaria para la conversin AD

Se hace uso de los registros de funcin especial (SFRs) como; Convertidor A/D: ADRESH, ADRESL, ADCON0, ADCON1, etc... Junto con los sistemas de interrupcin.

ADIF: Flag de la interrupcin del convertidor A/D

* ADIF=0: No se ha completado la conversin A/D * ADIF=1: Se ha se ha completado una conversin

ADIE: Bit de habilitacin de la interrupcin del convertidor A/D

* ADIE=0: Interrupcin del convertidor A/D no habilitada * ADIE=1: Interrupcin del convertidor A/D habilitada

ADIP: Bit de seleccin de prioridad de la interrupcin del convertidor A/D

* ADIE=0: Prioridad baja para la interrupcin del convertidor A/D * ADIE=1: Prioridad alta para la interrupcin del convertidor A/D

PCFG3..PCFG0: Bits configuracin de los puertos de conversin A/D. Mediante estos bits se establecen que lneas fsicas (RA5..RA0, RB4..RB0, RE1 y RE0) van a trabajar como entradas del convertidor A/D (Ver Tabla de configuracin de lneas de conversin A/D).

CHS3..CHS0: Bits seleccin del canal de conversin A/D (13 canales) GO/DONE: Bit de inicio y de monitorizacin del estado de la conversin A/D:
* GO/DONE=0: Proceso de conversin parado * GO/DONE=1: Proceso de conversin en marcha

ADON: Bit de habilitacin del convertidor A/D

* ADON=0: Convertidor A/D desactivado * ADON=1: Convertidor A/D activado

VCFG1: Bit de configuracin de la tensin de referencia VREF-:

* VCFG1=0: VREF- se conecta a VSS * VCFG1=1: VREF- se conecta a la lnea fsica RA2

VCFG0: Bit de configuracin de la tensin de referencia VREF+:

* VCFG1=0: VREF+ se conecta a VDD * VCFG1=1: VREF+ se conecta a la lnea fsica RA3 PCFG3..PCFG0: Bits configuracin de los puertos de conversin A/D. Mediante estos bits se establecen las lneas fsicas (RA5..RA0, RB4..RB0, RE1 y RE0) que van a trabajar como entradas del convertidor A/D.

ADFM: Bit de configuracin del tipo de almacenamiento del resultado de la conversin en los registros ADRESH y ADRESL: * ADFM=0: El resultado de la conversin se almacena con justificacin a izquierdas * ADFM=1: El resultado de la conversin se almacena con justificacin a derechas ACQT2..ACQT0: Bits de configuracin del tiempo de adquisicin ADCS2..ADCS0: Bits seleccin de la seal de reloj del convertidor A/D

ADFM: Bit de configuracin del tipo de almacenamiento del resultado de la conversin en los registros ADRESH y ADRESL:
* ADFM=0: El resultado de la conversin se almacena con justificacin a izquierdas * ADFM=1: El resultado de la conversin se almacena con justificacin a derechas

ACQT2..ACQT0: Bits de configuracin del tiempo de adquisicin ADCS2..ADCS0: Bits seleccin de la seal de reloj del convertidor A/D Seleccin del canal de conversin: Para que uno de los 13 canales pueda ser seleccionado, previamente debe haber sido configurado como entrada analgica mediante los bits PCFG3..PCFG0 del registro ADCON1 (A: analgico / D: digital).

Mencionar los tipos de conversores DA que se conoce, con una breve descripcin.

La estructura general que presenta un convertidor D/A es la siguiente:

En donde el LATCH es necesario para que el valor digital de la entrada permanezca en sta el tiempo necesario para que la conversin se lleve a cabo con normalidad. Sin embargo, no siempre es sta la estructura necesaria. En algunas ocasiones los convertidores no poseen el LATCH, o por el contrario no tienen el amplificador de salida, o la red de resistencias no tiene fuente de alimentacin de referencia, etc., en esos casos habr que colocrselo externamente. Veamos ahora algunas redes de resistencias concretas. En general estn compuestas de resistencias e interruptores analgicos colocados en una forma concreta:

RED DE RESISTENCIAS PONDERADAS

Es la estructura ms simple que se puede dar. Como se aprecia fcilmente se trata de un sumador con un interruptor analgico en cada entrada de suma que permite aadirla o no. Dependiendo de que el valor de VREF sea positivo o negativo, obtendremos a la salida una tensin - +. Cada bit del dato digital actuar sobre un interruptor del circuito. As Dn acta sobre SW1, Dn-1 sobre SW2, ....., y D1 sobre SWn. Con ello, la tensin a la salida V0 se obtiene como -IR, el signo - es debido a que hemos supuesto en el dibujo que la tensin de referencia es positiva, y la intensidad I ser la suma de las intensidades que circulen por cada rama...

RED DE RESISTENCIAS R-2R

La estructura mostrada presenta una gran simetra en el conjunto de resistencias slo roto por ambos extremos. En el izquierdo aparece una resistencia 2R y el derecho una fuente de tensin Vref. Es importante resaltar el hecho de que todos los extremos de las resistencias de 2R conectados a un interruptor, poseen tensin nula (tierra), tanto si el interruptor est abierto como si est cerrado: si est abierto (0) ==> est conectado a tierra directamente y si est a cerrado (1) ==> est conectado a una barra que llega al terminal inversor del amplificador que por tierra virtual, tambin est a 0V. Con esto podemos ver que las dos primeras resistencias de 2R (las de ms a la izquierda) se encuentran en paralelo, siendo la resistencia equivalente igual a R. Esta

resistencia equivalente (R) est en serie con la siguiente resistencia, cuyo valor tambin es R. Por tanto el conjunto ser de 2R. Esta resistencia de 2R vuelve a estar en paralelo con la siguiente resistencia de 2R y con ello se repite el proceso hasta llegar al final del circuito.