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Tcnicas de Projeto de

Compatibilidade Eletromagntica (CEM)


no desenvolvimento de
Placas de Circuito Impresso












Prof. Rodrigo Cutri

2005

Tcnicas de Projeto de Compatibilidade Eletromagntica (CEM) no desenvolvimento de Placas de
Circuito Impresso Prof. Rodrigo Cutri 2
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ndice :



1 . Introduo................................................................................... 5
2. Comportamento no-ideal dos componentes ..................................... 6
2.1 Efeito Pelicular .................................................................................... 6
2.2 Espaamento entre os terminais dos componentes.............................. 6
2.3 Anlise da influncia da variao da freqncia no comportamento
dos Resistores ............................................................................................ 8
2.4 Anlise da influncia da variao da freqncia no comportamento
dos Capacitores ........................................................................................ 10
2.5 Anlise da influncia da variao da freqncia no comportamento
dos Indutores............................................................................................ 12
3. PROBLEMAS DE EMC x LAYOUT ............................................ 13
3.1 Desacoplamento................................................................................. 14
3.2 Impedncia de Plano de Terra e Trilhas num PCB ........................... 18
3.3 Crosstalk ............................................................................................ 23
3.4 Efeitos de Linhas de Transmisso ..................................................... 25
3.5 Descargas Eletrostticas .................................................................... 27
4. Observaes sobre a elaborao de um layout de PCB....................... 29
5. Bibliografia ................................................................................ 30

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1 . Introduo

A Eletrnica de Potncia o campo da engenharia que usa a eletrnica para processar a
energia utilizada em diversos equipamentos eltricos, utilizando freqncias maiores
que as da rede (50/60 Hz) e processando sinais elevados de tenses e correntes no
senoidais. Geram-se assim sinais eltricos e campos eletromagnticos, conduzidos ou
irradiados, que podem vir a afetar prejudicialmente outros equipamentos prximos.
Alm de emitir interferncias eletromagnticas, os circuitos de controle podem ser
afetados por interferncias provenientes de outros circuitos ou fenmenos naturais.
Estes fenmenos so casos de estudo de compatibilidade eletromagntica. A
Compatibilidade Eletromagntica a capacidade de sistemas eltricos e eletrnicos,
equipamentos e dispositivos de operar num ambiente eletromagntico sem sofrer ou
causar degradaes inaceitveis devidas interferncia magntica. A energia
eletromagntica pode se propagar pelo espao, sendo este fenmeno chamado de
Emisso Irradiada, ou pelos cabos e conexes, chamado Emisso Conduzida.

As etapas relevantes ao estudo da Interferncia Eletromagntica na Eletrnica de
Potncia dividem-se aproximadamente em 1/3 no desenvolvimento do esquema eltrico;
1/3 na escolha dos componentes e 1/3 no layout e montagem dos componentes na placa
de circuito impresso.

A importncia de um bom layout na confeco de placas de circuito impresso de
fundamental importncia a fim de evitar/atenuar as interferncias eletromagnticas no
circuito. Deve-se utilizar com parcimnia as rotinas de auto-roteamento dos softwares
de confeco de placas, pois geralmente estes apenas fazem as conexes dos ns no se
preocupando com outros aspectos como as influncias e interferncias eletromagnticas
entre os componentes.

Este trabalho expe e analisa, sob um ponto de vista qualitativo, as causas e
conseqncias das interferncias eletromagnticas quando da concepo de um layout
de uma placa de circuito impresso, conhecida simplesmente por PCB (Printed Circuit
Board).
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Primeiramente analisa-se o comportamento de alguns dos principais componentes
eletrnicos sob a influncia de altas freqncias. A seguir destacam-se alguns dos
principais problemas encontrados e as solues adotadas.
2. Comportamento no-ideal dos componentes

Neste item, primeiramente discute-se qual a influncia da freqncia e do espaamento
entre os terminais no comportamento dos componentes. A seguir, apresentado
sucintamente qual o comportamento dos principais componentes eletrnicos (resistor,
indutor e capacitor) quando da variao da freqncia do sinal aplicado sobre os
mesmos.
2.1 Efeito Pelicular

Os condutores de um sistema (vias e ilhas de uma PCB) apresentam um comportamento
longe do ideal, (ou seja, o comportamento do sinal transmitido pode sofrer influncias
que no estavam previstas) quando sujeitos a trabalhar em altas freqncias. O efeito
pelicular uma das causas desse desvio de comportamento. Ele consiste na
transmisso do sinal apenas na camada mais externa do condutor. A transmisso do
sinal pela da rea do condutor vai diminuindo conforme se aumenta a freqncia do
sinal transmitido, ou seja, quanto maior a freqncia, menor rea til da seco do
condutor estar sendo utilizada para a transmisso do sinal. Caso o sinal produza uma
corrente do tipo contnua ou com baixas freqncias a distribuio do sinal
praticamente uniforme sobre todas as sees das vias e ilhas.
2.2 Espaamento entre os terminais dos componentes

O espaamento entre os terminais dos componentes uma outra causa no desvio do
comportamento ideal dos componentes. O aumento do espaamento entre os
componentes provoca em altas freqncias a adio de efeitos indutivos e capacitivos
que devem ser considerados para a anlise dos componentes (Figs.2-1 e 2-2). Uma
soluo para evitar/atenuar o aparecimento destas indutncias e capacitncias parasitas
a utilizao de componentes que permitem sua soldagem diretamente a placa,
minimizando-se ao mximo o tamanho de seus terminais.

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Componente
i
Terminais
comprimento
do terminal
(a)
Componente
Terminais
comprimento
do terminal
L
(b)

Fig.2-1 Modelamento dos efeitos dos campos magnticos devido aos terminais dos
componentes: (a) modelo fsico (b) circuito equivalente

+ + + + + + +
Componente
Terminais
- - - - - - -
+

V

-
Componente
Terminais


C

comprimento
do terminal
comprimento
do terminal
(b)
(a)

Fig.2-2 Modelamento dos efeitos dos campos eltricos devido aos terminais dos
componentes: (a) modelo fsico (b) circuito equivalente
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2.3 Anlise da influncia da variao da freqncia no
comportamento dos Resistores

Os resistores so basicamente construdos de trs formas: com carbono, com fio
enrolado e com filme. A resposta em freqncia ideal de um resistor dada pela Fig.2-
3.

R
R

Z

Z
f f
0
(a) (b)

Fig.2-3 Resposta em freqncia da impedncia de um resistor ideal: (a) mdulo (b) fase

Na maioria dos circuitos eletrnicos, os resistores de carbono so os mais utilizados,
pois no esto sujeitos a alteraes com altas freqncias, apresentando como
desvantagem a alta tolerncia. Resistores de fio enrolado apresentam uma preciso de
resistncia maior, mas devido sua forma construtiva apresentam uma indutncia em
srie com o elemento resistivo. Esta indutncia tem seu efeito acentuado em altas
freqncias de chaveamento e rpidos tempos de subida e descida do sinal (di/dt
elevados). Alm da indutncia prpria devido ao processo construtivo, contribui a
indutncia e a capacitncia devido ao espaamento dos terminais conforme visto no
item 2.2. A curva de resposta em freqncia do resistor apresentada na Fig.2-4 .


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Terminais
L(terminal)
(a)
R

Z

Z
f f
0
(b)


C(terminal)

R
L(terminal)
R


C(terminal)

(c)
-90
90
f1 f2 f1 f2

FIG.2.4 Comportamento no ideal do Resistor

Observa-se nas Figs. 2-4 e 2-5 que sob determinadas freqncias o resistor passa a
apresentar comportamento mais capacitivo (f
1
<f<f
2
) ou indutivo (f>f
2
).

(a) Dc
(b)
R


C(terminal)

R

b)
al min ter
C . R
f
2
1
=
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10
(c)
L(terminal)
R
C(terminal)


c)
al min ter al min ter
C . L
f
2
1
=

(d)
R

d) f
FIG.2-5 Comportamento do Resistor p/ vrias freqncias
2.4 Anlise da influncia da variao da freqncia no
comportamento dos Capacitores

A resposta em freqncia ideal de um capacitor dada pela Fig.2-6.


C
-20 dB/dec

Z

Z
f f
-90
(a) (b)

Fig.2-6 Resposta em freqncia da impedncia de um capacitor ideal:
(a) mdulo (b) fase
Onde sua impedncia dada por Z=1/(wC) Fase : -90 .

Segue abaixo seu modelo levando em conta suas no idealidades :

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Terminais
L(terminal)

C(terminal)

R
placas

C

R
dieltrico


L
rea A
Dieltrico

FIG.2-7 Aspectos construtivos do Capacitor


Z

Z
f f
0
(a)
L(terminal)
R


C(terminal)

(b)
-90
90
fo fo

FIG.2.8 Comportamento no ideal do Capacitor
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C . L
f
al min ter
o
2
1
=
2.5 Anlise da influncia da variao da freqncia no
comportamento dos Indutores

O comportamento ideal de um indutor seria :

+20 dB/dec

Z

Z
f f
+90
(a) (b)
L

Fig.2-9 Resposta em freqncia da impedncia de um indutor ideal:
(a) mdulo (b) fase

Onde sua impedncia dada por Z=wL Fase : 90 .
Segue abaixo seu modelo levando em conta suas no idealidades :


Z

Z
f
f
0
(a)
L(terminal)
R
paralelo

C(paralelo)

(b)
-90
90
f1
R
paralelo

f2 f1 f2

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L
R
f
paralelo
2
1
=
paralelo
C . L
f
2
1
2
=
FIG.10 Comportamento do Indutor p/ vrias frequncias

Observa-se na Figs. 2-10 que sob determinadas freqncias o indutor passa a apresentar
comportamento mais resistivo (f<f
1
) ou capacititvo (f>f
2
).
3. PROBLEMAS DE EMC x LAYOUT

Muitos problemas de EMC podem ser minimizados no projeto de uma placa de circuito
impresso pela ateno dispensada ao layout . Abaixo se seguem alguns procedimentos
que devem ser utilizados e sua posterior explicao :

- Desacoplamento
- Impedncia de Plano de Terra e Trilhas num PCB
- CROSSTALK
- Efeitos de Linhas de Transmisso
- Descargas Eletrostticas
- Emisses irradiadas
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3.1 Desacoplamento

O desacoplamento necessrio quando o gate de um semicondutor, ou outro dispositivo
(chaves), necessita de uma demanda de corrente que ocorre com um tempo de
comutao muito rpido (alto di/dt) . Se a fonte de tenso deve manter o nvel de tenso
durante a demanda de corrente, ento, uma baixa impedncia necessria . Entretanto,
ainda indesejvel permitir que a fonte de tenso sozinha gerar pulsos rpidos de corrente
que estaro presentes nas vias do PCB podendo ocorrer crosstalks (acoplamento
eletromagntico) nas trilhas . Um capacitor de desacoplamento colocado prximo ao
dispositivo utilizado para suprir a demanda necessria de corrente, o capacitor deve ter
capacidade suficiente para manter a tenso acima de um nvel mnimo mas crucialmente
tambm deve ter baixa auto-indutncia (Fig.11 e 12) .

FIG.11 Desacoplamento

FIG.12 Capacitor de Desacoplamento
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No chaveamento dos circuitos (nvel alto para nvel baixo ou nvel baixo para nvel alto
Fig.13) h a formao de loops de corrente que aumentam a possibilidade de
interferncias eletromagnticas. Loops de corrente so prejudiciais, pois os campos
magnticos induzidos na regio intermediria ao loop esto no mesmo sentido (as
correntes esto em sentidos contrrios (regra da mo direita)). O ideal diminuir as
reas internas ao loop minimizando possveis indues em outros ramos do circuito.
Uma das formas de se diminuir loops de corrente em CIs atravs da adio de um
capacitor de desacoplamento em paralelo com o mesmo (Fig.14).

(a)


(b)

FIG.14 Loops de corrente quando os gates da chave mudam de estado : (a) alto-para-
baixo; (b) baixo-para-alto

+5V
Terra
+5V
Terra
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(a)

(b)

FIG.15 Loops de corrente quando os gates da chave mudam de estado com capacitor
de desacoplamento : (a) alto-para-baixo; (b) baixo-para-alto

Capacitores de desacoplamento devem suportar correntes de alta freqncia e possuir
baixa indutncia, por essa razo capacitores de disco cermicos ou capacitores
multicamadas cermicos so preferidos . Ele deve suportar toda a corrente requerida
pelo CI durante o chaveamento, assim, o valor mnimo da capacitncia pode ser
calculado por :
dV
dt . dI
C = .
Onde dV o transitrio de tenso na tenso fornecida causada pelo transitrio de
corrente ocorrido no tempo dt. Por exemplo, se um CI requere uma corrente transitria
de 50 mA por 2 ns e deseja-se limitar o transitrio da fonte de tenso em menos de 0.1
V, o capacitor deve ter um valor de no mnimo 0.001 uF .

+5V
Terra
C
C
+5V
Terra
C C
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A maioria dos projetistas tende a utilizar capacitores de desacoplamento que so
maiores que os necessrios.

Todos os capacitores possuem indutncias em srie com sua capacitncia. A indutncia
resultado da estrutura do capacitor, dos terminais do capacitor e dos caminhos
externos utilizados para conectar o capacitor aos terminais do CI. Por causa desta
combinao de capacitncia e indutncia, o capacitor em alguma freqncia se tornar
auto-ressonante. A auto freqncia de ressonncia do capacitor tem uma impedncia
muito baixa e representa um efetivo caminho de passagem para a corrente . Acima da
freqncia de auto ressonncia o circuito se torna indutivo e sua impedncia cresce com
a freqncia e conseqentemente sua performance piora como capacitor de
desacoplamento. A freqncia de ressonncia de um circuito LC srie pode ser
calculada pela equao
C . L . .
f
2
1
= .

Apresenta-se a seguir um exemplo:

Considere o caso de um capacitor de desacoplamento de 0.001 uF com uma indutncia
interna de 1 nH. Se a indutncia dos segmentos que conectam o capacitor ao CI for
prxima de 30 nH, o circuito ser auto-ressonante em aproximadamente 29 MHz.

Para a mesma indutncia um capacitor de maior valor ter uma freqncia de
ressonncia menor. Assim um capacitor de desacoplamento com maior capacitncia no
a sada quando se tem baixa indutncia. Da mesma forma, um capacitor menor no
teria capacidade de corrente necessria para o transitrio no resolvendo assim o
problema da freqncia de ressonncia. Na prtica, existe um valor timo para cada
aplicao determinado empiricamente. Muitos experimentos foram efetuados com CIs
de 14 e 16 pinos para encontrar esse valor timo. Geralmente o rudo mnimo na tenso
ocorre para valores de 470 a 1000 pF . O melhor tipo (ou valor) pode ser encontrado
medindo-se o rudo de tenso considerando-se vrios tipos de capacitor. O menor
capacitor que realizar a tarefa ser a escolha mais adequada.


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A seguir apresenta-se uma tabela com valores tpicos de capacitores de desacoplamento
em aplicaes com circuitos lgicos :
Corrente Requerida (mA) Famlia
Lgica Chaveamento Drive *
dV=20%
de NIR**
(mV)
dt=
tempo
subida
(ns)
C (capacitor de
desacoplamento)
(pF)
CMOS 1 1 200 50 500
TTL 16 8 80 10 3000
STTL 30 20 60 3 2500
LSTTL 8 11 60 8 2500
ECL-10K 1 6 20 2 700
* Para um fanout de 5 gates
** Nvel de Imunidade ao Rudo (V=L.di/dt) onde L = indutncia dos terminais do capacitor , das trilhas
e dos terminais do CI (loop).
3.2 Impedncia de Plano de Terra e Trilhas num PCB

Abaixo so apresentados dois possveis layouts de circuitos analgicos :

FIG.16 Mudana de referncia de aterramento

No primeiro (Fig.16-1), a referncia a terra faz com que a corrente flua atravs de um
caminho que inclui a impedncia Zb, provocando assim uma queda de tenso em srie
com o sinal, que pode causar uma instabilidade e uma distoro ao mesmo. Como pode
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ser observado na figura ao lado (Fig.16-2), o simples ato de modificar o ponto de
referncia remove o problema.

FIG.17 Referncia de aterramento
No circuito superior (Fig.17) , o potencial de cada aterramento (A,B,C) afetado pelas
correntes dos outros circuitos. O que provoca um acoplamento de impedncia comum,
que pode vir a se tornar um problema quando houver diferenas significativas entre as
correntes dos circuitos. O melhor arranjo seria o qual tivssemos mltiplos pontos de
aterramento , minimizando significamente as interferncias de modo comum e
diferencial .
A reduo da impedncia de terra diminui as chances de instabilidade ou distores nos
sinais transmitidos nas vias. Um plano contnuo de terra oferece uma significativa
reduo da impedncia comparada com a de uma nica trilha do PCB . As baixas
resistncia e indutncia do plano de terra reduzem a impedncia da fonte reduzindo o
rudo associado ao loop de terra. Deve-se lembrar que em altas freqncias, aparece
ainda o efeito pelicular que aumenta a impedncia de terra. Em situaes em que um
no possvel a obteno de um plano de terra a melhor soluo fazer ao menos uma
malha (grid) de terra no PCB (Fig.18) .

FIG.18 Grid de Terra
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Uma boa soluo para a construo de um plano de terra a utilizao da tecnologia
multi-layer. O uso da construo multi-layer melhora a performance do PCB em relao
aos problemas de EMC. A impedncia e a indutncia do plano de terra nesta
configurao so muito menores do que a de uma srie de trilhas, alm de que os
crosstalks entre clocks e sinais so reduzidos devido a proximidade com o plano de terra
(Figs.19 e 20).

FIG.19 Reduo das reas de loop devido ao aterramento (a) Uma configurao com
grande rea de interferncia; (b) uma rea de interferncia menor usando um retorno
exclusivo; (c) uso de planos intermedirios (multilayer) para reduzir o loop de rea do
caminho de retorno do sinal
CI CI
rea de Loop
Terra
+5V
condutor do sinal
Terra
+5V
CI CI
Terra
a)
b)
c)
PCB
Plano +5V
Plano de terra
Plano de sinais
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FIG.20 Multilayer

O controle do aterramento das PCBs muito importante e deve ser contemplado na
etapa de layout. Uma soluo apresentada no exemplo a seguir:
No primeiro layout (Fig.21-a) no so levadas em considerao a influncia do sinal
digital, geralmente com grandes pulsos de corrente, sobre o CI analgico, mais
sensvel, devido a impedncia comum de aterramento. No segundo layout (Fig.21-b)
esta questo considerada provendo-se um terra separado para o CI analgico e o CI
digital.
a)

b)

FIG.21 Necessidade de terras separados (a) layout sem separao (b) layout com
separao de terras
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Loops de corrente so potenciais emissores e receptores de interferncias causadas por
fontes de tenso que possuem geralmente grande contedo harmnico em suas
correntes. A diminuio das reas de loop, atravs da aproximao das vias de ida e
retorno do sinal, ajudam a diminuir a possibilidade destas interferncias (Fig.22).


FIG.22 Diminuio de Loops aproximando as vias

Os loops de rea causados pelas distncias entre as vias de clock e sinais e seus
respectivos retornos podem ser minimizados pelo uso de terras intercalados (retornos)
adjacentes aos mesmos (Figs.23 e 24).

FIG.23 O uso de terras intercalados (retornos) nos planos reduzem os loops de rea
(a) grandes loops de rea (b) pequenos loops de rea
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FIG.24 Vias de Clock e sinais e seus respectivos retornos
(a) grandes loops de rea (b) pequenos loops de rea
3.3 Crosstalk

Crosstalk o nome dado ao acoplamento eletromagntico entre ilhas do PCB que
estejam muito prximas umas das outras causando interferncias internas ao prprio
sistema. Veja um caso tpico:

Para evitar problemas causados por eletricidade esttica importante que o PCB esteja
prximo e paralelo ao plano de terra do chassi ou da caixa metlica que envolve o
equipamento, bem como colocar as conexes dos cabos num lugar do PCB (Fig.25), por
exemplo, considere uma descarga eletrosttica se propagando atravs de uma base
metlica onde o equipamento esteja apoiado, o campo eltrico da onda prximo a
superfcie da base deve ser perpendicular para satisfazer as condies de contorno de
campo eltrico tangencial nulo na superfcie de um condutor perfeito. Colocar o PCB na
posio vertical significa que o campo magntico da descarga eletrosttica estar
possivelmente perpendicular ao plano do loop do circuito. O apropriado layout de
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acondiconamento do PCB em estruturas metlicas ou no metlicas ajuda a previnir o
acoplamento do campo eltrico (capacitivo) ou magntico (indutivo) para os circuitos
de qualquer descarga eletrosttica induzida no interior do equipamento .


FIG.25 Importncia do Terra local

Crosstalk entre vias paralelas

O circuito mostrado abaixo (Fig.26) representa o modelo para a anlise do crosstsalk, as
resistncias da carga e da fonte tanto as que produzem a interferncias como as que
sofrem com ela devem ser definidas. Considerveis redues no acoplamento capacitivo
devido ao crosstalk so obtidas com a proximidade ao plano de terra.


FIG.26 Crosstalk devido ao acoplamento entre os condutores (Fonte do campo
induzido e Vtima do campo induzido) e o plano de terra (acoplamento capacitivo).

+
V
-
Cabo em rea perifrica
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3.4 Efeitos de Linhas de Transmisso

Quando o tempo de propagao de uma trilha de PCB similar em magnitude ao tempo
de transio de um dispositivo podem ocorrer oscilaes, distores do sinal e aumento
do crosstalk nas adjacncias do mesmo. Nestas condies a trilha deve ser tratada como
uma linha de transmisso e determinada qual sua impedncia caracterstica para impedir
reflexes . So apresentadas a seguir duas tabelas, a primeira relaciona os tempos de
subida dos sinais tpicos das principais famlias de circuitos integrados, a segunda, os
tempos de chaveamento.

Tempo de subida do sinal para CIs de acordo com as Famlias Lgicas (estimativa)
Famlia Tempo de subida
(ns)
Comprimento da trilha para efeitos de linha de
Transmisso (cm)
4000B 40 365
74HC 6 53
74LS 6 53
74ALS 3,5 30
74AC 3 25
74AS 1,5 12

Imunidade das Famlias Lgicas (estimativa)
Famlia Largura mnima de chaveamento (ns) para
um pulso de 3V
74HC 5,5
74LS 8
74ALS 5
74AC 2,5
74AS 1

Em virtude de termos diversos blocos de um circuito operando em freqncias distintas,
recomendado que se faa um zoneamento (Figs.27 e 28) da rea total do PCB,
distribuindo os circuitos em regies separadas de acordo com a velocidade de trabalho
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do mesmo. Isso ajuda a minimizar possveis interferncias causadas por efeitos de
linhas de transmisso em trilhas. Alm do zoneamento, a blindagem eletromagntica de
determinadas regies pode ajudar a minimizar os efeitos eletromagnticos.

FIG.27 Zoneamento

FIG.28 Zoneamento do PCB de acordo com a velocidade dos circuitos.

Componentes
de alta
velocidade
Componentes
de mdia velocidade
Componentes
de baixa velocidade
CONECTOR
C
O
N
E
C
T
O
R
C
O
N
E
C
T
O
R
CONECTOR
CABO
CABO
CABO CABO
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3.5 Descargas Eletrostticas

O corpo humano uma das fontes mais comuns de eletricidade esttica . A pele possui
condutividade e distribui as cargas atravs da superfcie do corpo. A capacitncia total
do corpo humano est por volta de 100 pF entre os ps e a terra , 50 pF para outros
objetos aterrados e 50 pF em contato com o espao. A tenso pode variar de poucos kV
at 25 kV. A resistncia em srie pode variar de poucas centenas de ohms a milhares de
ohms. O simples contato de um corpo carregado eletrostaticamente com componentes
de uma PCB pode vir a causar uma descarga eletrosttica nos mesmo danificando-os. O
correto manuseio e um ambiente de trabalho bem aterrado so as melhores
recomendaes para evitar maiores conseqncias, por exemplo:

Plugar ou desplugar placas so uma das causas comuns de descargas eletrostticas. A
placa abaixo (Fig.29-a) tem trilhas que so tocadas pela mo do usurio que transfere
sua descarga eletrosttica para as trilhas da placa podendo danific-la. Uma soluo
apresentada na placa (Fig.29-b) que tem em sua periferia um anel de guarda que
conectado a terra, se o usurio for pegar a placa com a mo, a descarga eletrosttica
ento transferida a terra .


(a) (b)
FIG.29 Descarga Eletrosttica(2)

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3.6 Emisses irradiadas

A circulao de correntes eltricas em condutores provoca o aparecimento de campos
eletromagnticos que podem vir a causar interferncias em outras partes do circuito.
Nas etapas de observao de possveis causas deve ser analisada a forma de conexo
entre as placas, pois o cabo de conexo pode ser tambm a fonte de emisses irradiadas
(Fig.30-a). Uma soluo empregada neste caso a diminuio da corrente de
interconexo atravs de um buffer visando minimizar esse efeito (Fig.30-b) .

FIG.30 Conexo entre placas
(a) corrente de interconexo elevada pode ser fonte de grandes emisses irradias (figura superior)
(b) a diminuio da corrente de interconexo minimiza a fonte de possveis emisses irradias (figura
inferior)
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4. Observaes sobre a elaborao de um layout de PCB

Aps a breve anlise das diversas causas de interferncias que devem ser observadas na
elaborao de um layout (Fig.31), apresenta-se abaixo uma lista com algumas
recomendaes gerais:

-Loops reas contendo altas correntes devem ser minimizados;
-Cada circuito integrado deve possuir um capacitor de desacoplamento;
-Vias de fora devem ser separadas das vias de sinais;
-O layout do PCB deve ser demarcado para separar os circuitos ruidosos dos sensveis;
-Os pontos de terra dos circuitos digitais devem ter a menor indutncia possvel;
-preferencialmente deve-se utilizar planos de terra;
-Vias de clock devem possuir linhas de terras adjacentes de retorno .
Seguem abaixo algumas recomendaes especficas para a reduo de problemas
associados a compatibilidade eletromagntica :

- Cabos devem estar prximos dos planos de terra;
- As reas de Loop devem ser minimizadas;
- Deve-se utilizar blindagem localizada quando possvel;
- Deve-se prover o desacoplamento dos CIs;
- Deve-se procurar na fase de projeto prover meios para que a transio de nvel lgico
seja mais lenta.
- Deve-se prever o uso de planos de terra e fora;
- Deve-se planejar cuidadosamente caminhos de terra;
- As fontes causadoras de possveis rudos devem ser previamente identificadas e
isoladas;

FIG.31 Correo de Problemas de EMI
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5. Bibliografia

Considerations in Designing the Printed Circuits Boards of Switching Power
Supplies ; Muriel Bittencourt de Liz
Introduction to Electromagnetic , Clayton R. Paul , 1992
Engineering Electromagnetic Compatibility , V. Prasad Kodali , 1996
Noise Reduction Techniques in Electronic Systems , Henry W.Ott , 1988
EMI Control in the Design of PCB ands Backplanes , Donald R.J. White , 1982

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