Inductancia

El efecto general inductancia no es significativo en el transporte de la seal debido a la alta resistencia en serie de las interconexiones. Es por esto que no hemos prestado mucha atencin al valor de la inductancia y su posible consecuencia de la estimacin de retardos o amplitud diafona. Una gran cantidad de investigacin se ha dedicado en los ltimos aos a la extraccin y manipulacin de la inductancia.

Formulacin de la Inductancia Parasitarias

La formulacin de la inductancia del alambre se basa en la estimacin de un cilindro para los que existe una formulacin muy simple. Una norma bien conocida consiste en la aproximacin de la inductancia en serie a 1 nH / mm, lo cual es cercana a la realidad en el caso de cables de unin. El alambre tiene una forma cilndrica y est situado lejos del plano de tierra

En el caso de las interconexiones de metal, la ecuacin se adapta con una aproximacin de la interconexin de dimetro, basado en la anchura del conductor y el espesor. La inductancia parsita en serie del conductor aparece en el men del navegador, despus de la extraccin, junto con la capacitancia y resistencia.Una interconexin de metal exhibe una inductancia de aproximadamente 0,5 nH / mm.

Compuertas Bsicas
Concepto de la lgica CMOS
La estructura de una puerta lgica CMOS se basa en redes complementarias de N-canal y de canal p. Recuerde que el interruptor pMOS es bueno en pasar seal lgica '1 ', mientras nMOS cambia son buenos para pasar seal lgica 0.

. -

Si la red de conmutacion nMOS est activado, la salida s = 0 Si la red de conmutacion pMOS est activado, la salida s = 0

En puertas bsicas CMOS convencionales, no debera existir ninguna combinacin cuando ambos nMOS y redes pMOS estn en ON La situacin en la que las redes nMOS y pMOS son OFF tambin debe evitarse, porque el resultado sera el indeterminado.

Ilustracin 1 Lgica de una puerta CMOS

Compuertas bsicas

Compuerta NAND

Compuerta AND

Compuerta NOR

Compuerta OR

Compuerta XOR

Diseo normal

Diseos eficientes

Ilustracin 2 Compuertas Bsicas

Generacin automtica del diseo NAND

El diseo se realiza de forma automtica al ingresar la ecuacin caracterstica de la compuerta con la tecnologa de 0.12um.

Ilustracin 3 Generacin automtica de una compuerta

Composicin interna de la compuerta

Para observar el diseo ms detallado podemos usar el visualizador 2D.

Ilustracin 4 Diseo interno

La grafica mostrada da el resultado de la tabla de verdad con algunos tiempos de conmutacin -El tiempo de bajada empieza a contarse desde que la seal pasa vdd/2. -El tiempo de subida cuenta hasta que la seal llega a vdd/2

Simulacin Analgica

La grafica nos da la corriente, voltaje vs tiempo de la compuerta pero dado el modelo predeterminado no podemos ver las corrientes parasitas por lo que se debe cambiar a escala logartmica y a modelo BSIM4

Grafica de escala logartmica y modelo BSIM 4 donde podemos ver que la compuerta consume 1 nA de corrientes de espera.

Ilustracin 5 Simulacin

Optimizacin de la superficie

La principal Ventaja en unir a la Difusin de los Dispositivos MOS lo ms posible, en Lugar de aplicar todos los Dispositivos por separado, es la Reduccin de la Superficie de silicio, y por consiguiente Ahorro de Costes. La segunda ventaja es la mejora de la velocidad. Difusiones conjuntas conducen a reas ms pequeas, lo que significa menor capacidad parsita, y por lo tanto retardos de Carga / Descarga ms cortos. El origen de la capacitancia parsita es principalmente el sustrato de unin capacitiva N + / P-, debido a que el diodo est polarizado a la inversa (P en baja Tensin de VSS, N a voltajes altos). Por otra parte, la relacin directa entre difusiones deja espacio para el enrutamiento de metal. Ilustracin 6 Optimizacin

+ Submicron Se usa con la tecnologa de 0.8um

Tecnologa Submicron vs Deep-Submicron Deep-Submicron

Se usa con la tecnologa de 0.12um

Ilustracin 7 submicron vs Deep-submicron

Compuertas Complejas
Debemos seguir los siguientes pasos para el diseo: 1. Para la red de nMos, el operador AND (multiplicacin) se lo hace con nMos en serie, y el operado OR (suma) con nMos en paralelo. 2. Para la red de pMos, el operador AND (multiplicacin) se lo hace con pMos en paralelo, y el operado OR (suma) con pMos en paralelo. 3. Si la funcin no est invertida el inversor es obligatorio al final. Ej:

Ilustracin 8 resolucin de la funcin F

Diseo de un Multiplexor
Multiplexor 2 a 1 Multiplexor n a 1 Todos los multiplexores nMOS Esta arquitectura es fcil de implementar, el rea de silicn se reduce notablemente, pero el efecto de capacitancia parasita.

Ilustracin 9 Multiplexores

Anlisis del retardo

-El retardo de propagacin es llamado tpd y es el retardo que existe entre el cambio de una entrada y el de salida. -El retardo de configuracin (set up delay) es llamado tsd es el tiempo que tarda en cambiar la salida cuando existe un cambio en el pin de seleccin.

Ilustracin 10 anlisis del retardo

Shifters
Son circuitos muy Importantes que se encuentran en casi todos los ncleos del Procesador. Shifters son capaces de manipular datos y desplazar los bits a La Derecha o a la Izquierda. Tomando El Ejemplo De Una Entrada de 8 bits de Datos A, inicialmente fijado en 0xB3 en hexadecimal (10110011 en binario), el Resultado de desplazar dos de los bits a la Derecha es 0x3c (00101100 binario). El

Ilustracin 11 Ejemplo de shifter

Smbolo Correspondiente es >>. Ahora, el resultado de desplazamiento tres de los bits a la Izquierda seria 0x98 (10011000 binario). El smbolo correspondiente es <<.

Existen 2 formas de realizar el diseo de los shifters ya sea por multiplexores o por transistores de paso. Los transistores de paso dan soluciones de diseo ms simples y regulares. El inconveniente principal es un cambio lento y menos predecible del tiempo de conmutacin.

Ilustracin 12 circuito para desplazamiento a la izquierda

Ilustracin 13 circuito para desplazamiento a la derecha