Вы находитесь на странице: 1из 8

ESCUELA POLITECNICA NACIONAL FACULTAD DE ELECTRICA Y ELECTRONICA LABORATORIO DE SISTEMAS DIGITALES TEMA : FLIP FLOPS OBJETIVO : Entender el diseo

y funcionamiento de multivibradores biestables, ms conocidos como flip flops, as como su utilidad prctica. TRABAJO PREPARATORIO : 1. Consulte la distribucin de pines y la tabla de funcionamiento de los circuitos integrados : 7476 , 74107, 74109, 74112. Esta informacin servir para armar el circuito de esta prctica. Circuito integrado 7476 : Este circuito presenta dos J-K flip-flops independientes con pulso positive desencadenado con salidad complementarias. La informacin de J y K son procesadas por el flip-flop despus de un pulso complete de reloj. Cuando el reloj est en bajo, el esclavo est aislado del dueo. En la transicin positiva del reloj, la seal de J y K es transferida al maestro. Mientras el reloj esteem alto J y K estn deshabilitadas. En la transicin negativa del reloj, la informacin del maestro es transferida al esclavo. El estado lgico de las entradas J y K no debe cambiar mientras el reloj este en alto. La informacin es transferida a las salidas, en el flanco descendente del pulso de reloj. Un nivel lgico bajo en las entradas preset y clear sera estbalecer o reestablecer las salidas independientemente de los niveles lgicos de otras entradas. La fig 1 muestra la distribucin de pines :

fig1i La fig 2 muestra la tabla de funcionamiento del integrado :

Fig 2ii

Circuito integrado 74107: Este circuito integrado es un CMOS J-K flip-flop dual. Posee entradas independientes CLK, J , K y CLEAR, y salidas Q y . El CLEAR es independiente del reloj y se lleva a cabo con un nivel lgico bajo en la entrada . En la figura 3 se muestra la distribucin de pines de un integrado 74107.

fig3iii En la figura 4 se muestra la tabla de funcionamiento :

fig4iv Ciruito integrado 74109 : Este dispositivo contiene dos J- flip-flops de flanco positive provocado. Un nivel bajo en el PRESET o CLEAR establece o reestablece las salidas independientemente de los niveles lgicos de otras entradas .Cuando el PRESET y CLEAR estan en nivel alto, la informacin de las entradas J y cumpliendo los requisistos de instalacin se transfieren a las salidas en el curso de flanco positivo. La fig 5 muestra la distribucin de pines del integrado :

Fig5v La figura 6 muestra la tabla de funcionamiento :

fig6vi 2. Disear utilizando solamente compuertas NOR, un flip-flop SR asincrnico. Un circuito biestable (flip-flop) es una celda de memoria esttica, puesto que mantendr el dato cuanto tiempo se est conectado a la fuente. Considerando por tanto esa estabilidad se tiene en funcin de la tabla de verdad . 1 1 0 0 1 1 1 0

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 1 1 1 0 0 0 1

Mediante la tabla de Karnaugh : S RQ 00 0 1 1 01 1 11 1 1 10 1

Por tanto la funcin resulta ser : De la tabla se puede considerar que : Cuando S=0 , R=1 , Cuando S=1, R=0, sin importar el valor de sin importar el valor de .

De esta forma estas dos condiciones son las que permiten ingresar el dato deseado. Cuando S=1, R=1, . Funcin que permite almacenar el dato ingresado. Sin embargo cuando ambos son ceros S=0, R=0 la respuesta de y no son complementarias, por lo cual se considera una condicin prohibida, ya que no se sabe cual sera el estado final, generando a la salida una inestabilidad. Diseo :

La primera entrada que en la simulacin se encuentra en 1L, es la correspondiente Rt y la segunda entrada corresponde a St, por lo que las salidas son Q la primera y la segunda salida es la negada de Q. 3. Disear utilizando solamente compuertas NAND un flip-flop SR sincrnico activado con seal de reloj CLK en estado alto y que tenga preset y clear. Para evitar que se ingrese informacin no deseada asincrnico se colocan dos nand en las entradas S y R y una seal de reloj. Es decir que cuando la entrada del entradas S y R no influyen en la salida manteniendo su sin importar el valor de S o R o de la salida anterior. en un FF SR se controla con reloj es 0L, las estado anterior

Para almacenar informacin la entrada de reloj debe ser 1L, donde con S=0 y R=1 la salida =0, con S=1 y R=0 la salida es , si S=0 y R=0 la salida mantiene la informacin anterior . Este FF tiene entradas sincronizadas puesto que el intervalo de muestreo puede ser temporizado para que las entradas S y R sean las deseadas.

CK 0 1 1 1 1 1 1 1 1 x 0 0 0 0 1 1 1 1 x 0 0 1 1 0 0 1 1 x 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 1

1 0 1 1 0 0 1 1 Almacena Dato Almacena Dato Ingresa Dato Condicin Prohibida

Diseo sin PRESET ni CLEAR :

Diseo con PRESET y CLEAR :

Diseo con Clock 555:

4. Con el circuito integrado 7476, o un equivalente disear flip-flop tipo D y T. Tipo D : Los flip-flopo tipo D son diseados para evitar la condicin prohibida que causa inestabilidad. Para ello se usa un inversor con el fin de que las entradas S y R siempre sean el complement una de la otra. Este circuito tiene una sola entrada leogica y una entrada de reloj, por lo cual la tabla de verdad se arma de acuerdo a : D 0 1 x Ck 1 1 0

0 1

FLIP-FLOP TIPO T

5. Con el circuito integrado 7476 o algn equivalente en cnfiguracin flip-flop J-K disear un contador asincrnico modulo 17 ascendente, que incluya el circuito de borrado manual.

i ii

http://www.datasheetcatalog.com/datasheets_pdf/7/4/7/6/7476.shtml http://www.datasheetcatalog.com/datasheets_pdf/7/4/7/6/7476.shtml

http://pdf1.alldatasheet.com/datasheetpdf/view/23026/STMICROELECTRONICS/74107.html iv http://pdf1.alldatasheet.com/datasheetpdf/view/23026/STMICROELECTRONICS/74107.html vhttp://www.datasheetcatalog.net/es/datasheets_pdf/S/N/7/4/SN74109N.sht ml vihttp://www.datasheetcatalog.net/es/datasheets_pdf/S/N/7/4/SN74109N.sht ml


iii