EE03600C

POLITEXT
Antonio Rubio - Josep Altet

Xavier Aragons - Jos Luis Gonzlez
Diego Mateo - Francesc Moll
Diseo de circuitos
y sistemas integrados
EDICIONS UPC
La presente obra fue galardonada en el sptimo concurso

"Ajuts a l'elaboraci de material docent" convocado por la UPC.
Primera edicin: septiembre de 2000
Diseo de la cubierta: Manuel Andreu
Los autores, 2000
Edicions UPC, 2000

Edicions de la Universitat Politcnica de Catalunya, SL
Jordi Girona Salgado 31, 08034 Barcelona
Tel.: 934 016 883 Fax: 934 015 885
Edicions Virtuals: www.edicionsupc.es
E-mail: edicions-upc@upc.es
Produccin:
Romany-Valls
Pl. Verdaguer 1, 08786 Capellades (Barcelona)
Depsito legal: B-29.287-2000

ISBN: 84-8301-404-1
Quedan rigurosamente prohibidas, sin la autorizacin escrita de los titulares del copyright, bajo las sanciones establecidas en las leyes, la reproduccin total o parcial de esta obra por cualquier medio o procedimiento, comprendidos la reprografa y el tratamiento informtico, y la distribucin de ejemplares de
ella mediante alquiler o prstamo pblicos.
A nuestras familias
Agradecimientos
En el presente libro se presentan muchos ejemplos y aplicaciones comerciales de la tecnologa CMOS

actual en forma de circuitos integrados y sistemas en un solo chip. La mayora de estos ejemplos han
sido extrados de la literatura cientfica y tcnica ms prestigiosa. Queremos agradecer a los autores
de estos trabajos originales que nos hayan permitido reproducir algunas de sus grficas o esquemas
para ilustrar los mencionados ejemplos: Chistoph Kuratli del Systems Laboratory del Swiss Federal
Institute of Technology en Zurich; Jeffrey Jianiunn Ou y Jacques-Christophe Rudell del Departamento
de Ingeniera Electrnica y Arquitectura de Computadoras de la Universidad de California en Berkeley; Thomas B. Cho de Level1, Bill Bohill de Compaq; Piero Malcovaty del Laboratorio de Microsistemas Integrados de la Universidad de Pavia; Atil Herms i Sebasti Bota del Departamento de
Electrnica de la Universidad de Barcelona..
Los autores, 2000; Edicions UPC, 2000
Prlogo de los autores
Durante las tres ultimas dcadas, hemos sido testigos de la repercusin que la introduccin de las
denominadas nuevas tecnologas ha tenido en los diversos mbitos de la actividad humana. El intenso
avance, durante estos aos, de las tecnologas de la comunicacin, la computacin y la automatizacin
ha alcanzado a muy diversos campos de aplicacin, ms all de lo que era inicialmente pronosticable.
Los procedimientos de la ciencia mdica, el acceso a la informacin en el sentido ms amplio de la
palabra, la instrumentacin en general y la investigacin cientfica en sus diversos campos han sufrido repetidamente alteraciones y mejoras a medida que han ido absorbiendo esa tecnologa. Existe
adems la circunstancia de que, en trminos generales, este avance globalizado est soportado por
unos principios y una tecnologa comunes a todos estas reas. Como principio hay que hacer resaltar
los conceptos de la informacin digital y su procesamiento. En el aspecto tecnolgico son los circuitos
electrnicos de estado slido, y ms concretamente la tecnologa de circuitos integrados, los elementos protagonistas de este progreso.
La tecnologa de circuitos integrados, basada principalmente en la miniaturizaron de los circuitos, y el
correspondiente incremento de prestaciones y la fuerte reduccin de costos, no slo ha evolucionado
intensamente durante todo este tiempo, sino que existe una consolidada previsin de su evolucin en
un futuro inmediato, que nos llevar a circuitos con centenares y millares de millones de transistores
aptos no slo para unas caractersticas de flujo de comunicacin y computacin muy por encima de
los grandes sistemas de hoy en da, sino tambin para aplicaciones insospechadas en un campo abierto
a la imaginacin.
El objetivo de este texto es dar a conocer esta evolucin pasada y futura, sus posibilidades y limitaciones, proporcionar al estudiante una previsin de la tecnologa que estar en el mercado las dos prximas dcadas, as como los elementos motores de la misma. Se contempla un doble marco de anlisis y
diseo y, a partir de una comn tecnologa, la tecnologa CMOS y sus variantes (SOI, BICMOS), se
encuadran las principales secciones analgicas y digitales de los circuitos mixtos y su aplicacin a
sistemas integrados complejos. Se pone un nfasis especial en divulgar las caractersticas ms rele-
vantes de los diferentes circuitos que se utilizan para implementar las principales funciones, dando a
conocer los principales hitos y el estado del arte as como las previsibles posibilidades o limitaciones
en el futuro.
El texto est pensado para estudiantes que ya han cursado materias bsicas de teora de circuitos, fundamentos de tecnologa y dispositivos electrnicos, anlisis y diseo de circuitos analgicos, circuitos
digitales y microprocesadores. Por ello, corresponde a estudios de segundo ciclo, si bien puede ser un
curso introductorio a estudios especializados en ingeniera electrnica o un curso general para entornos de tecnologas avanzadas para no especialistas en electrnica. El texto incluye una coleccin de
problemas clave. Los autores utilizan este texto en el curso Diseo de Circuitos y Sistemas Electrnicos, asignatura troncal del segundo ciclo de la Ingeniera de Telecomunicacin en la Universidad
Politcnica de Catalua, con una dedicacin presencial de dos horas a la semana durante un cuatrimestre. La asignatura contiene un segmento de dos horas semanales de prcticas de laboratorio orientadas a diseo mixto basado en circuitos programables y ASIC, con un contenido independiente de la
teora y de este propio texto.
Barcelona, 1 de mayo de 2000

Los autores
10
Prlogo de Thaddeus Gabara1
Im sure one of the most influential inventions of the past millennium has been the invention of the
transistor at Bell Laboratories. This marks a major transition in electronics where we moved from
large, hot, fragile active devices (tubes) to small, cool, and robust components in the solid state. Computers and communication systems both benefited when the mechanical switches and tubes were replaced by transistors. Since then we have witnessed a rapid advancement in the field of electronics
into the world of microelectronics. Texas Instrument integrated several components into one substrate
paving the way for integrated circuits. Moores Law indicates that the advancement of the integration
process would quadruple the number of transistors every three years and continuously decrease the
cost of transistors. The recent SIA roadmap extends Moores law into the next decade. The SIA predicted operating frequencies and device dimensions are quite astounding. This integration is improving the reliability of the network, reducing its operating cost and increasing the frequency of operation. This is fueling the operating rates of microprocessors to extend beyond the GigaHertz range.
Today, Intel is offering microprocessors with over 28M transistors on a single die and operating rates
of 1 GHz.
To continue to advance Moores law into the next millennium, advances will need to be made
at various levels of the hierarchy. As James Meindl indicates; the top down levels in this hierarchy are
system, circuits, devices, materials and fundamentals. Various levels of power saving, computational
speed, and area will be achieved when the complete integration of all of these components can be
optimized simultaneously. The circuit designer can no longer only be concerned with the circuit or
device level, they must also consider the system and architectural levels as well. The understanding of
the full system flow and the constraints on each other in the design of a system will offer benefits to
the final product and to the consumer.
Various technologies with specific advantages over one another are currently being used;
CMOS, BiCMOS, Bipolar, GaAs, InP, etc. These technologies in a variety of circuit configurations
achieve faster transfer rates and computational abilities. Although the advancement of the technology
1
T. Gabara es Distinguished Member of the Technical Staff High Speed Circuits and Systems Research Dept., Wireless
Research Lab., Bell Laboratories, Murray Hill.
12
allows more devices to be packed together, new problems become apparent and need to be solved.
CMOS, which was once considered to be low power technology, is now being clocked at such high
processing rates that power dissipation considerations are again becoming a concern. The need to
minimize the generation of heat in integrated circuits is and will continue to be a paramount and important concern. Adiabatic logic, which specifically addresses reducing this heat problem, may offer a
promising solution.
All systems require interconnects. Transistors need to communicate with each other. Gates
within a chip must be interconnected and chips on a print circuit board need a pathway to send and
receive information. These networks can be further interconnected to help form the World Wide Web
(WWW). In all cases these interconnects have limitations. The chip interconnect, typically an RC
effect, is quickly becoming a bottleneck to high performance since the propagation time is eating a
large fraction of the clock cycle time. The circuit board interconnects, typically an LC effect, can be
treated a transmission line. However, the skin effect which forces current conduction to flow near the
surface of the conductor at higher frequencies (> 200MHz) increases the resistive effects and causes
Intersymbol Interference (ISI). This places a limitation on the maximum frequency that can be passed
without attenuation. Recent techniques such as broadband pre-emphasis can be used to combat ISI.
The rapidly increasing data transfers rates can be seen in a historical perspective. A transatlantic cable in the 50s could carry 36 simultaneous telephone conversations. In the 60s, there were
several million oversea calls per year, and in the 80s this number exceeded 200 million due in part to
optic fibers. The exponential explosion of the Internet will help continue feeding this explosive
growth for communication products into the future. Bandwidth and performance are both being
pushed in order to meet the needs for this network. In order to contribute to this revolution, it is necessary to understand both the digital and analog functions of a system.
From a digital perspective, the WWW requires faster processing components to handle the
packets flowing in the network. This included the ability to determine the packet header, look for the
destination and Quality of Service, and modify certain fields within the packet. It is expected that
VLSI (Very Large Scale Integration) will be the vehicle that can build new architectures to address
these concerns and improve the transfer rate on the WWW. All of this occurring because of the designers ability to understand the system issues and to take advantage of the various forms of logic
techniques available. By an appropriate combination of these techniques; clocking schemes, highspeed logic, asynchronous logic, and dynamic logic, the designer can fully utilize the benefits of
VLSI.
The increase of wireless cellular communication unit use is pushing on the processing limits of
VLSI. Various forms of error correction are becoming more and more computation intensive while
being very power conscience particularly for the portable hand unit. Turbo codes are trying to approach Shannons theoretical channel capacity limit. All of these baseband techniques require massive
calculations. Digital systems are playing an important role in performing these functions. Some of
these communication error reduction techniques will be found in the modem designs as well.
Although digital plays a significant role in baseband processing of wireless units, analog is
necessary for modulation/demodulation (front-end) of the carrier waveform. The radio is currently a
mixed signal system incorporating both analog and digital techniques. The trend has been to move the
baseband/front-end boundary closer to the antenna. However, recently we have witnessed analog
fighting back. Analog may even be used to perform some of the error correction/turbo coding mentioned earlier, which is typically performed in the digital domain. This is a shift in the paradigm of
design and points out to the student that one should always re-evaluate their approach to problem.
Question the method of attack and determine if non-standard techniques may in fact be better than
current existing ones.
Many of the Wide Area Network Trunks, the backbone of Internet Protocol (IP) information
transport over large geographical locations, are being replaced by fiber optics. Fiber optics offers an
increase in the bandwidth and transmission rates between distance locations. In the recent past, the
optical signal needed to be transferred to electronics so that the packets in the payload could be physically switched. Afterwards, these electronic signals needed to be converted back into an optical signal.
Some of the mixed system technologies such as Multi Chip Module (MCM) and Microelectromechanical Systems (MEMS) hold promise to simplify this translation process. Instead of performing the
electrical/optical conversions, the MEMS technology can be used to optically switch the signals using
mirrors formed in the MEMS structure. This step bypasses the conversion process and allows the
switching of the optical signal to be performed by using mirrors formed in the MEMS technology.
The electronics is used to control the angle of the mirror to alter the reflection of the light.
This book gives the background necessary to understand and help build the systems required
in the integrated circuit area as applied to telecommunication as well as other high tech topics. The
areas of mixed signal systems, technology of devices, interconnect, parasitic effects, and digital and
analog design are covered. Also several system examples are given to describe these techniques and
how these devices are used in systems incorporating both digital and analog techniques. The problems
at the end of each chapter help reinforce the learning of the concepts. I am sure that you will enjoy
learning and applying the methods found in this book to actual system problems. The fundamentals in
this book offer the student information and information enables the student to contribute to this exciting electronics world.
Thad Gabara
High-Speed Circuits and System Research Department
Bell Laboratories
Murray Hill, New Jersey
13
ndice
Agradecimientos ................................................................................................................................... 7
Prlogo de los autores........................................................................................................................... 9
Prlogo de Thaddeus Gabara ............................................................................................................ 11
ndice ................................................................................................................................................... 15
1 Concepto de sistema integrado mixto
1.1 Introduccin................................................................................................................................ 23
1.1.1 Sistemas integrados de proceso digital ................................................................................ 27
1.1.2 Sistemas de telecomunicacin ............................................................................................. 29
1.1.3 Conclusin ........................................................................................................................... 31
1.2 Principios, subsistemas y diseo................................................................................................. 32
Referencias ....................................................................................................................................... 34
2 Tecnologa de circuitos integrados
2.1 Introduccin................................................................................................................................ 37
2.2 Fundamentos de los dispositivos MOS....................................................................................... 38
2.2.1 Estructura bsica: Condensador MOS ................................................................................. 38
Diseo de Circuitos y Sistemas Integrados
16
2.2.2 Concepto de inversin de portadores en una pelcula de la superficie del semiconductor,

tensin umbral .............................................................................................................................. 40
2.2.3 Estructura de un transistor MOS.......................................................................................... 41
2.2.4 Caracterstica I/V de un transistor MOS.............................................................................. 42
2.2.5 Parmetros y caractersticas de los dispositivos y las intercon. en tecnologa CMOS......... 45
2.2.6 Modelo analtico del transistor MOS................................................................................... 47
2.2.7 Caractersticas elctricas de los circuitos CMOS ................................................................ 49
2.2.8 Capacidades en un transistor MOS...................................................................................... 50
2.2.9 Modelo de pequea seal de un MOS en saturacin ........................................................... 51
2.3 Fundamentos de la tecnologa de fabricacin de circuitos integrados CMOS............................ 52
2.3.1 Fundamento de la fabricacin de circuitos integrados......................................................... 52
2.3.2 Relacin de mscaras fsicas y capas de diseo en una tecnologa CMOS twin-well.......... 53
2.3.3 Fases del proceso de fabricacin ......................................................................................... 54
2.3.4 Concepto de oblea ............................................................................................................... 60
2.4 Tendencias en la evolucin tecnolgica. Modelos de escalado microelectrnico ...................... 61
2.4.1 La evolucin de la tecnologa microelectrnica y la ley de Moore ..................................... 61
2.4.2 Modelos de escalado tecnolgico para dispositivos CMOS ................................................ 62
2.4.3 Modelos de escalado tecnolgico para las interconexiones................................................. 63
2.4.4 Evolucin de las principales caractersticas elctricas de los circuitos integrados CMOS. . 65
2.4.5 Limitaciones de los modelos de escalado. Escenarios de escalado tecnolgico realistas .... 67
2.4.6 Tendencias futuras en la evolucin tecnolgica .................................................................. 69
2.5 Efectos de la integracin y la miniaturizacin en el comportamiento de los dispositivos .......... 72
2.5.1 Latch-up, desapareamiento y otras consecuencias de la integracin. .................................. 72
2.5.2 Efectos de canal corto y portadores calientes ...................................................................... 73
2.6 Defectos y desviaciones del proceso de fabricacin, rendimiento del proceso........................... 75
2.6.1 Perturbaciones en el proceso de fabricacin de un circuito integrado ................................. 76
2.6.2 Rendimiento del proceso de fabricacin.............................................................................. 78
2.6.3 Impacto del rendimiento de fabricacin en el costo unitario de un circuito integrado ........ 80
2.6.4 Desviacin de parmetros debido al proceso....................................................................... 81
Problemas ......................................................................................................................................... 82
Referencias ....................................................................................................................................... 83
3 Metodologa de diseo de circuitos integrados
3.1 Metodologa de diseo................................................................................................................ 85
3.1.1 Niveles de abstraccin y representaciones de un circuito microelectrnico ........................ 85
3.1.2 Diagrama de la Y y procedimientos involucrados en el diseo ........................................ 87
3.1.3 Variables de diseo para cada nivel de abstraccin............................................................. 89
3.1.4 Escenarios de objetivos de implementacin ........................................................................ 92
ndice
3.2 Diagrama de flujo de diseo y herramientas de ayuda al diseo ................................................ 93

3.2.1 Diseo descendente, diseo ascendente............................................................................... 94
3.2.2 Flujo de diseo tpico en ASICs......................................................................................... 95
3.2.3 Herramientas CAD ............................................................................................................ 101
3.2.4 Entornos EDA.................................................................................................................... 104
3.2.5 Tendencias futuras en CAD............................................................................................... 104
3.3 Lenguajes de descripcin y formatos........................................................................................ 104
3.3.1 Modelos y simuladores fsicos........................................................................................... 105
3.3.2 Modelos y simuladores elctricos...................................................................................... 105
3.3.3 Modelos y simuladores lgicos.......................................................................................... 109
3.3.4 Modelos y simuladores de alto nivel ................................................................................. 113
3.4 Automatizacin del diseo microelectrnico............................................................................ 115
3.4.1 Sntesis de alto nivel .......................................................................................................... 116
3.4.2 Sntesis y optimizacin lgica ........................................................................................... 119
3.4.3 Sntesis a nivel fsico: colocacin y conexionado.............................................................. 120
3.5 Coste de la fase de diseo ......................................................................................................... 125
3.5.1 Costes de personal ............................................................................................................. 125
3.5.2 Costes de herramientas de diseo ...................................................................................... 126
3.5.3 Costes fijos ........................................................................................................................ 127
3.6 Coste de diferentes alternativas de diseo de circuitos integrados ........................................... 127
3.6.1 Full Custom ....................................................................................................................... 127
3.6.2 Standard Cell..................................................................................................................... 128
3.6.3 Gate Array ......................................................................................................................... 128
3.6.4 FPGA................................................................................................................................. 128
3.6.5 Comparacin entre alternativas ......................................................................................... 129
Problemas ....................................................................................................................................... 131
Referencias ..................................................................................................................................... 133
4 Interconexiones, componentes pasivos y de interfaz
4.1 Interconexiones......................................................................................................................... 135
4.1.1 Jerarqua de interconexiones.............................................................................................. 135
4.1.2 Efectos parsitos de las interconexiones............................................................................ 136
4.1.3 Modelacin de las interconexiones.................................................................................... 138
4.1.4 Clculo simplificado de parmetros elctricos .................................................................. 141
4.2 Encapsulados ............................................................................................................................ 146
4.2.1 Conexin elctrica del chip ............................................................................................... 146
4.2.2 Tipos de encapsulado......................................................................................................... 147
4.2.3 Modelacin trmica ........................................................................................................... 148
17
4.3 Componentes pasivos ............................................................................................................... 151

4.3.1 Resistores........................................................................................................................... 151
4.3.2 Condensadores................................................................................................................... 152
4.3.3 Inductores .......................................................................................................................... 152
4.4 Buffers y celdas de Entrada/Salida............................................................................................ 153
4.4.1 Control de nodos con gran capacidad. Fanin y Fanout ..................................................... 153
4.4.2 Optimizacin de buffers..................................................................................................... 154
4.4.3 Celdas E/S ......................................................................................................................... 157
4.5 Diseo de bajo ruido................................................................................................................. 162
4.5.1 Acoplamientos entre lneas................................................................................................ 162
4.5.2 Ruido de conmutacin ....................................................................................................... 165
4.5.3 Ruido acoplado a travs del substrato................................................................................ 167
Problemas ....................................................................................................................................... 169
Referencias ..................................................................................................................................... 170
5 Funciones digitales del sistema
18
5.1 Introduccin.............................................................................................................................. 171

5.2 Prestaciones bsicas de las familias lgicas.............................................................................. 171
5.3 Lgica CMOS esttica.............................................................................................................. 173
5.3.1 Lgica CMOS esttica convencional................................................................................. 173
5.3.2 Lgicas estticas de transistores de paso ........................................................................... 177
5.3.3 Lgica CVSL (Cascode Voltage Switch Logic)................................................................. 179
5.4 Lgica dinmica ....................................................................................................................... 180
5.4.1 Bases de la lgica dinmica ............................................................................................... 180
5.4.2 Lgica C2MOS (Clocked CMOS Logic) ............................................................................ 182
5.4.3 Lgica CMOS dinmica de precarga y evaluacin (PE Logic) ......................................... 182
5.4.4 Lgica CMOS Domin...................................................................................................... 183
5.4.5 Lgica NP Domin (o Zipper)........................................................................................... 185
5.4.6 Lgica CVSL dinmica ..................................................................................................... 185
5.4.7 Lgica TSPC (True Single Phase Clock Logic) ................................................................ 186
5.4.8 Comparacin y utilidad de las diferentes lgicas dinmicas ............................................. 187
5.5 Diseo avanzado de subsistemas digitales................................................................................ 187
5.5.1 Sumadores ......................................................................................................................... 188
5.5.2 Multiplicadores.................................................................................................................. 193
5.5.3 Decodificadores y multiplexores ....................................................................................... 196
5.5.4 Unidades aritmtico-lgicas .............................................................................................. 197
5.5.5 Subsitemas secuenciales avanzados................................................................................... 198
5.6 Diseo digital de bajo consumo................................................................................................ 202
ndice
5.6.1 Anlisis del consumo en circuitos integrados digitales CMOS ......................................... 202
5.6.2 Minimizacin de la potencia esttica................................................................................. 207
5.6.3 Minimizacin de la potencia debida a corrientes de fugas ................................................ 208
5.6.4 Minimizacin de la potencia de cortocircuito.................................................................... 209
5.6.5 Minimizacin de la potencia dinmica .............................................................................. 210
5.7 Generacin y distribucin del reloj........................................................................................... 217
5.7.1 Restricciones temporales asociadas al reloj....................................................................... 217
5.7.2 Estrategias de distribucin del reloj................................................................................... 218
5.7.3 Generacin del reloj........................................................................................................... 221
5.7.4 Sincronizacin del reloj. Uso de DPLL's........................................................................... 222
5.8 Memorias .................................................................................................................................. 226
5.8.1 Tipos de memorias............................................................................................................. 226
5.8.2 Estructura externa de una memoria semiconductora ......................................................... 227
5.8.3 Estructura interna de una memoria semiconductora .......................................................... 229
5.8.4 Memoria RAM esttica: SRAM ........................................................................................ 230
5.8.5 Memoria RAM dinmica: DRAM..................................................................................... 232
5.8.6 Algunas variantes sobre memorias voltiles...................................................................... 234
5.8.7 Memorias semiconductoras no voltiles............................................................................ 235
5.8.8 Memorias Flash................................................................................................................. 236
Problemas ....................................................................................................................................... 239
Referencias ..................................................................................................................................... 241
6 Funciones analgicas del sistema
6.1 Introduccin.............................................................................................................................. 245
6.2 Referencias de tensin .............................................................................................................. 245
6.2.1 Definicin de la funcin .................................................................................................... 245
6.2.2 Parmetros que afectan al comportamiento de la funcin. Figuras de mrito ................... 246
6.2.3 Estrategias de diseo. Topologa de circuitos.................................................................... 248
6.3 Referencias de corriente ........................................................................................................... 258
6.3.1 Definicin de la funcin .................................................................................................... 258
6.3.2 Parmetros que afectan al comportamiento de la funcin. Figuras de mrito ................... 259
6.3.3 Estrategias de diseo. Topologas de circuitos .................................................................. 259
6.4 Amplificacin ........................................................................................................................... 265
6.4.1 Caractersticas elctricas de los amplificadores................................................................. 266
6.4.2 Implementaciones de una sola etapa.................................................................................. 267
6.4.3 Etapa de ganancia cascodo ................................................................................................ 273
6.4.4 Amplificador diferencial.................................................................................................... 274
6.4.5 Amplificador operacional bsico ....................................................................................... 275
19
20
6.4.6 Amplificadores de salida ................................................................................................... 279

6.4.7 Amplificadores de bajo consumo y baja tensin ............................................................... 282
6.5 Circuitos de capacidades conmutadas....................................................................................... 286
6.5.1 Introduccin a las capacidades conmutadas ...................................................................... 286
6.5.2 El integrador como circuito bsico .................................................................................... 287
6.5.3 Limitaciones prcticas de los circuitos con capacidades conmutadas ............................... 289
6.5.4 Tcnicas de diseo de filtros con capacidades conmutadas............................................... 294
6.5.5 Circuitos de capacidades conmutadas con baja tensin..................................................... 301
6.5.6 Implementaciones actuales y aplicaciones......................................................................... 303
6.6 Convertidores Digital/Analgico .............................................................................................. 305
6.6.1 Definiciones y conceptos bsicos de la conversin digital/analgico................................ 306
6.6.2 Tcnicas bsicas de conversin digital/analgico.............................................................. 309
6.6.3 Implementaciones actuales y limitaciones tecnolgicas .................................................... 317
6.7 Convertidores Analgico/Digital .............................................................................................. 321
6.7.1 Definiciones y conceptos bsicos de la conversin analgico/digital................................ 321
6.7.2 Muestreadores.................................................................................................................... 322
6.7.3 Tcnicas bsicas de conversin analgico/digital.............................................................. 325
6.7.4 Implementaciones actuales y limitaciones tecnolgicas .................................................... 337
Problemas ....................................................................................................................................... 341
Referencias ..................................................................................................................................... 344
7 Integracin del sistema mixto
7.1 Introduccin.............................................................................................................................. 347
7.2 Tecnologa BiCMOS (Bipolar CMOS)..................................................................................... 347
7.2.1 Proceso tpico BiCMOS .................................................................................................... 348
7.2.2 Inversor BiCMOS.............................................................................................................. 348
7.2.3 Puertas NAND y NOR BiCMOS....................................................................................... 349
7.2.4 Ejemplos de aplicacin de tecnologa BiCMOS................................................................ 349
7.3 Tecnologa SOI (Silicon On Insulator)..................................................................................... 350
7.3.1 Introduccin....................................................................................................................... 350
7.3.2 Caractersticas y aplicaciones de CMOS SOI.................................................................... 351
7.4 Tecnologa MCM (Multichip Module) ..................................................................................... 352
7.5 Tecnologas MEMS (MicroElectro-Mechanical Systems) ....................................................... 354
7.5.1 Introduccin....................................................................................................................... 354
7.5.2 Caractersticas mecnicas del silicio.................................................................................. 355
7.5.3 Mtodos de fabricacin ..................................................................................................... 356
7.5.4 Areas de aplicacin............................................................................................................ 358
7.6 Ejemplo 1: Microsistema autocalibrado transmisor/receptor de ultrasonidos .......................... 359
ndice
7.6.1 Descripcin de las membranas de silicio ........................................................................... 360

7.6.2 Diagrama de bloques del circuito ...................................................................................... 361
7.6.3 La fuente de ultrasonidos................................................................................................... 362
7.6.4 El receptor de ultrasonidos ................................................................................................ 364
7.6.5 Implementacin ................................................................................................................. 365
7.7 Ejemplo 2: Sensor de imagen CMOS ....................................................................................... 365
7.7.1 Principio de funcionamiento.............................................................................................. 366
7.7.2 Estructura general del sensor ............................................................................................. 369
7.7.3 Operacin del pixel............................................................................................................ 369
7.7.4 Lectura de la seal de columna.......................................................................................... 372
7.7.5 Variaciones entre pixels y entre columnas......................................................................... 375
7.7.6 Conclusiones...................................................................................................................... 376
7.8 Ejemplo 3: Sistema audiomtrico analgico-digital integrado ................................................. 378
7.8.1 Diagrama de bloques ......................................................................................................... 378
7.8.2 Generador de seales digital .............................................................................................. 380
7.8.3 Seccin analgica .............................................................................................................. 382
7.8.4 Implementacin del sistema............................................................................................... 385
7.9 Ejemplo 4: Receptor monoltico de telfonos inalmbricos para la normativa DECT ............. 385
7.9.1 Diagrama de bloques ......................................................................................................... 387
7.9.2 Anlisis de los bloques del sistema.................................................................................... 388
7.9.3 Implementacin ................................................................................................................. 392
Problemas ....................................................................................................................................... 393
Referencias ..................................................................................................................................... 394
ndice alfabtico................................................................................................................................ 397
21
ndice alfabtico
A
acelermetros micromecanizados, 359
acoplamientos, 137, 162
acoplamientos parsitos, 73
acoplo a travs del sustrato, 291
Active Area Mask. Vase mscara de rea activa
actuador BiCMOS
ejemplo, 364
ajuste de tensin umbral, 41
almacenamiento de carga, 180
alta impedancia, 174, 180
alteracin puntual, 76
alteraciones elctricas, 77
ALU. Vase unidad aritmtico-lgica
amplificador diferencial, 274, 283
de banda estrecha, 389
ejemplo, 383
amplificador sensor, 232
amplificadores, 265
amplificador operacional conmutado, 302
ancho de banda, 266, 271, 273, 276
caracterstica de fase, 266
cascodo, 273
de baja tensin, 282
de bajo consumo, 282
de bajo ruido (LNA), 388
de clase A, 279
de clase AB, 280, 286
de clase B, 279
de clase C, 280
de clase D, 281
de clase E, 282
de elevada ganancia, 362
de ganancia programable (PGA), 383
de salida, 279
de transconductancia, 277
distorsin, 280
drenador comn, 269
frecuencia de corte, 266, 268, 271
ganancia, 266, 267, 270, 272, 274, 275
impedancia de entrada, 266, 267, 270, 272
impedancia de salida, 266
operacional, 275
puerta comn, 271
push-pull, 280
rail-to-rail, 284
rendimiento, 279
seguidor, 269
slew rate, 276
surtidor comn, 267
anlisis del diseo, 94
anillos de guarda, 168
apareamiento, 310, 315
APS, Active Pixel Sensor, 369
rboles de Wallace, 194
ASIC
ejemplo, 365, 385, 393
Asociacin de Industrias fabricantes de
Semiconductores, 26, 32, 69, 79, 82
ataque qumico, 52
Diseo de circuitos y sistemas integrados
ATPG, Automatic Test Pattern Generation, 103

automatizacin del diseo, 115
autorreparacin, 79
autotest, 79
averas en equipos, 76
398
bajo consumo, 175, 187, 202

Ball Grid Array, 148
batch. Vase lote de fabricacin
BGA. Vase Ball Grid Array
BiCMOS. Vase tecnologa BiCMOS
biestable D
activo por flanco, 106
modelo lgico funcional, 110
binding, 116
bipolar junction transistor, BJT. Vase transistor
bipolar
bloque de precarga, 232
Bluetooth, 32
body bias coefficient. Vase coeficiente de
polarizacin de substrato
body effect, 159, 167. Vase efecto substrato. Vase
efecto de polarizacin de substrato
buffer, 153, 159, 160, 209, 220
optimizacin, 154
bulk technology, 52
bus, 161
bus bidireccional, 234
bus de datos, 227
bus de direcciones, 227
C
C4. Vase flip chip
Cable Modems. Vase comunicaciones digitales
CAD. Vase Computer-Aided Design
Cada I*R, 137
cmara blanca, 52
canal MOS, 41
canales de conexionado, 123
capa de inversin, 40
capacidad, 143
distribuida, 140
capacidad de acoplamiento, 163
capacidad de compensacin. Vase capacidad
Miller
capacidad de Miller, 269, 274, 275
capacidad de vaciamiento, 50
capacidad parsita, 152
capacidades conmutadas, 286
ancho de banda, 290
con baja tensin, 301

filtro biquad, 383
filtros, 337
filtros activos, 294
filtros bicuadrticos, 297
filtros LRC en escalera, 298
limitaciones, 289, 303
resistencia equivalente, 287
capacidades de solapamiento, 181
capacidades MOS, 50
capacidades parsitas, 288
captura de esquemticos, 95
caractersticas elctricas circuitos CMOS, 49
caracterizacin elctrica, 175
carga de inversin, 41
carga, redistribucin de, 233
carry propagate adder (RCA). Vase sumador de
propagacin del acarreo
carry-lookahead adder (CLA). Vase sumador de
prediccin del acarreo
carry-save adder (CSA). Vase sumador CSA
carry-select adder. Vase sumador de seleccin del
acarreo
CAS, 235
Cascode Voltage Switch Logic. Vase lgica CVSL
cascodo, 261, 273
cascodo doble, 258, 274
cascodo regulado, 262
CCD, Charge-Coupled Devices, 366
CDMA, 198
celda de Gilbert, 390
celda de memoria DRAM, 233
celda de memoria SRAM, 230
celda parametrizable, 191
celdas de E/S, 153, 157
celdas de memoria mudas, 233
celdas estndar, 116, 120
conexionado, 123
costes de implementacin, 128
CFA, 238
Charge Pump, 223
charge sharing. Vase reparticin de carga
chip, 23, 52, 60
Chip Select. Vase CS
chip-on board. Vase tecnologa de chip sobre
placa
ciclo de escritura, 228
ciclo de lectura, 227, 232
circuito de inicializacin, 258, 264
circuito impreso, 136, 144, 167
circuito integrado, 23, 37
circuito integrado mixto
ejemplo, 359, 378
ndice alfabtico
circuitos analgicos receptores de radiofrecuencia,

29
circuitos ASIC, 69
circuitos CMOS
caractersticas elctricas, 49
consumo, 66
consumo dinmico, 70
consumo esttico, 70
consumo por corrientes de fugas, 71
diseo de altas prestaciones, 67
diseo de bajo consumo, 67
escenarios de diseo, 65
evolucin de las principales caractersticas, 65
tecnologa de fabricacin, 52
velocidad de opreacin, 65
circuitos de entrada/salida
colocacin, 125
circuitos de estado slido, 37
circuitos de radiofrecuencia, 25
circuitos microprocesadores, 27, 69
evolucin, 27
CLA, 191. Vase sumador de prediccin del
acarreo
clean rooms. Vase cmara blanca
clock feedthrough, 181, 233, 323
clock gating. Vase inhabilitacin de la seal de
reloj
clock skew, 101, 122, 187, 218, 222
Clocked CMOS Logic. Vase lgica C2MOS
codificacin tipo termmetro, 330
cdigo de Gray, 213
cdigo perdido, 322
cdigos de seguridad, 198
coeficiente de polarizacin de substrato, 41
coeficiente de temperatura, 151, 152, 251
colocacin, 95, 103, 120, 121, 216, 218
Column Address Strobe. Vase CAS
columna, 230
comparadores, 331
complejidad de circuitos integrados, 25
Complementary Pass-transistor Logic. Vase
lgica CPL
componentes pasivos, 151
Computer Aided Design, 53
comunicaciones de banda ancha, 31
comunicaciones digitales, 31
comunicaciones mviles, 198
comunicaciones sin hilos, 29, 31
condensador MOS, 38
condensadores integrados, 152
conexionado, 95, 103, 120, 121, 216, 218, 220
conmutaciones simultneas, 164
consumo de cortocircuito, 205, 209
consumo dinmico, 70, 204, 210
consumo esttico, 70, 202, 207

consumo por corrientes de fugas, 71, 202
Contact Mask. Vase mscar de contactos
contactos, 56, 143
contactos hmicos, 43
Controlled Collapse Chip Connection. Vase flip
chip
conversin analgico/digital
flash, 330
paralelo, 330
por redistribucin de carga, 329
convertidores analgico/digital, 321
basado en convertidor D/A, 327
con intercalado temporal, 339
con interpolacin, 337
con sobremuestreo, 334
criterio de Nyquist, 334
curva de transferencia, 321
de aproximaciones sucesivas, 328
de doble rampa, 326
de simple rampa, 325
error de no-linealidad diferencial, 322
error de no-linealidad integral, 322
error de offset, 322
flash de dos etapas, 331
integradores, 325
latencia, 332
moduladores delta-sigma, 335
Nyquist, 335
pipeline, 332, 339, 391
relacin seal a ruido, 335
residuo, 331, 338
resolucin, 337, 340
ruido de cuantificacin, 321
tensin de fondo de escala, 321
throughput, 332
velocidad de conversin, 322, 337, 340
convertidores digital/analgico, 305
bit ms significativo, 306
bit menos significativo, 306
cdigo perdido, 322
con fuentes ponderadas, 312
curva de transferencia, 306
error de ganancia, 308
error de no-linealidad diferencial, 308, 310, 317,
318
error de no-linealidad integral, 308, 310, 318
error de no-monotona, 308, 309, 317
error de offset, 307
espreos, 312, 319
offset, 309
por divisin de tensin, 309
por escalado de carga, 314
por escalado de corriente, 311, 318, 320
399
400
R-2R, 313
rango dinmico, 307
rendimiento, 318
resolucin, 307, 317, 321
segmentacin, 315, 319, 320
tcnica del subrango, 311
tiempo de establecimiento, 308, 311, 312
tipo termmetro, 313
velocidad de conversin, 308, 317
yield, 318
corriente de colector, 252
corriente de cortocircuito, 206
corriente de saturacin, 253
corriente subumbral, 48, 204
corrientes de fugas, 180, 202, 208, 292
corrientes de offset, 323
corrientes de polarizacin, 292
costes de diseo, 125
fijos, 127
herramientas, 126
personal, 125
costes totales, 127
ejemplo, 129
costo unitario de un circuito integrado, 80
criterio de Nyquist, 326
Nyquist, 326
crosstalk, 100, 182. Vase diafona
CS, 227
current testing. Vase test por corriente
CVD, chemical vapor deposition, 56
D
datapath, 116, 187, 198, 211
ejemplo, 118
decodificacin lineal, 229
decodificacin matricial, 229
decodificador, 196
decodificador jerrquico, 197
defectos de fabricacin, 75
definicin del producto (sistema electrnico), 97
deformaciones geomtricas, 77
delay testing. Vase test de retardos
delta-sigma. Vase moduladores delta-sigma
densidad de defectos del proceso de fabricacin, 79
densidad espectral de ruido, 335
depletion capacitances. Vase capacidades de
vaciamiento
depletion zone. Vase regin de vaciamiento
deposicin, 52
desapareamiento, 72, 375
descargas electrostticas, 157

descripcin funcional, 111
deshabilitacin, 282
desviacin de parmetros debido al proceso, 81
desviacin del proceso, 75
DFF, biestable, 200
DFT, Design for Testability, 103
diafona, 73
diagrama de la 'Y', 87
diagrama de mscaras, 96
dibujo de capas, 52
dielctrico, 144
Differential Cascode Voltage Switch with PassGate. Vase lgica DCVSPG
difusin lateral, 51
Digital Phase Locked Loop. Vase DPLL
DIL. Vase Dual In Line
dimensin crtica, 25
Direct Broadcast Satellite. Vase Receptores
directos de satlites
diseo ascendente, 94, 103
diseo bottom-up. Vase diseo ascendente
diseo de bajo consumo, 26, 104
diseo de mscaras, 52
diseo de relacin, 175
diseo descendente, 94, 103
diseo fsico, 95, 121
ejemplo, 124
diseo full custom, 120
diseo lgico y analgico, 95
diseo top-down. Vase diseo descendente
diseo VLSI, 52
disipadores, 148
disparador de Schmitt, 159
dispositivos de efecto de campo, 37
dispositivos metal-xido-semiconductor, 24, 37
capacidades, 50
efectos de la integracin, 72
factor de transconductancia, 45
modelo de pequea seal, 51
parmetro dinmico de transconductancia, 51
parmetros dinmico de polarizacin del
substrato, 51
parmetros primarios, 46
parmetros secundarios, 46
regin de saturacin, 45
regin lineal, 45
regin hmica, 45
resistncia dinmica de salida, 52
distribucin de portadores en MOS, 39
distribucin del reloj, 100, 218
divisor de frecuencia programable, 199, 380
DNL. Vase error de no-linealidad diferencial
ndice alfabtico
DPLL, 223
DRAM, 232, 238
DRIE, deep silicon reactive ion etching, 356
driving, 173, 178
DSP, 219
Dual In Line, 148
Dual Pass-transistor Logic. Vase lgica DPL
dual-modulus prescaler. Vase pre-escalador de
mdulo dual
dummy, 313, 320, 323. Vase celdas de memoria
mudas
E
ecualizacin, 336
EDA, Electronic Design Automation, 104
EEPROM, 236
efecto de enriquecimiento, 40
efecto de polarizacin de substrato, 43
efecto fotoelctrico, 366
efecto Miller, 51
efecto substrato, 270
efecto tnel de Fowler-Nordheim, 237
efectos de canal corto, 73
electromigracin, 26
encapsulado, 93, 136, 146, 165, 167, 168
encapsulados
lead frame, 123
encriptacin, 198
enhancement effect. Vase efecto de
enriquecimiento
EPROM, 235
error de no-linealidad diferencial, 308
error de no-linealidad integral, 308
errores humanos, 76
escalado de las interconexiones, 69
escenarios de diseo
altas prestaciones, 93
bajo consumo, 93
escenarios de escalado tecnolgico, 67
ESD. Vase Descargas Electrostticas
especificacin del diseo, 93
espejos de corriente, 260, 284, 312
ESPRESSO, 119
ESPRESSO-EXACT, 119
espreo. Vase transiciones espreas
esquemtico, 88, 99
estrangulamiento del canal, 74
estructura bsica MOS, 38
estructura cannica de una FSM, 215
estructura en espina, 219
estructura en 'H', 219
estructuras de test, 77
etapa push-pull, 270

etapa transconductora, 384
etapas de salida. Vase amplificadores
etching. Vase ataque qumico
excursin de la tensin de salida
lgicas BiCMOS, 348
extraccin, 95
F
FA. Vase sumador total
factor de actividad, 205, 213
factor de agrupamiento, 79
factor de calidad, 271
factor de incremento del nmero de transistores, 62
factor de reduccin de las dimensiones mnimas de
los dispositivos, 62
familias lgicas CMOS, 171
rea, 172
consumo, 172
facilidad de uso, 173
prestaciones, 172
variaciones paramtricas, 172
velocidad, 172
fanin, 153, 190, 221
fanout, 153, 221
fase de evaluacin, 182
fase de precarga, 233
fases del proceso de fabricacin, 52
FET. Vase dispositivos de efecto de campo
fiabilidad, 93
fichero de estmulos, 109
filtro
biquad, 382
filtro anti-aliasing, 390
filtro resonante, 221
filtro Sallen-Key, 390
filtros bicuadrticos, 297
filtros comerciales, 303
filtros con capacidades conmutadas. Vase
capacidades conmutadas
filtros LRC en escalera. Vase capacidades
conmutadas
filtros universales programables, 303
flip chip, 147, 157
floorplaning. Vase planificacin de la superficie
fluctuacin de las tensiones de alimentacin, 165
flujo de diseo
ASICs, 95
microprocesadores Alpha, 96
fondo de escala. Vase tensin de fondo de escala
fotoconductores, 37
401
fotodiodo, 366
corriente de oscuridad, 368
corriente fotogenerada, 368, 371
respuesta espectral, 367
tensin de circuito abierto, 368
fotolitografa, 24, 52
FOX, Field Oxide. Vase xido grueso
FPAA, 305
FPGA, 219. Vase matriz de puertas programable
en campo
frecuencia de corte, 266
frecuencia de Nyquist, 334
frecuencia de oscilacin, 224
frecuencia de resonancia, 153, 222
fringing capacitance, 145
FSM. Vase mquina de estados finitos
fuente de ultrasonidos, 362
full adder. Vase sumador total
full custom, 154, 216
402
gate array, 120

generacin de vectores de test, 198
generacin del layout, 98
generacin del reloj, 199, 217, 221
glitches. Vase transiciones espreas
glitching activity. Vase transiciones espreas
gradientes superficiales, 320
grafo de flujo de datos, 116
ejemplo, 118
grafo de secuenciacin, 116
H
hardware/software co-design. Vase sntesis mixta
hardware/sofware
HDL (Hardware description language). Vase
lenguaje descriptor de hardware
herramientas CAD, 101, 168
herramientas de extraccin, 103
herramientas de simulacin, 102
herramientas de simulacin de MEMs, 358
herramientas de sntesis, 103
herramientas de test, 103
herramientas de verificacin, 103
heterogeneidades en el substrato, 76
heterogeneidades en la superficie, 76
High speed digital communications. Vase
comunicaciones de banda ancha
High Speed LANs. Vase redes locales de alta

velocidad
histresis, 159
I
ILP-Integer Linear Problem. Vase programacin
lineal
impedancia caracterstica, 140
implantacin de boro, 55
implementacin del diseo, 93
inductancia, 145, 165, 168
distribuida, 140
efectiva, 165, 166
inductores, 152
inestabilidades de los materiales, 76
inestabilidades del proceso, 76
inhabilitacin de la seal de reloj, 214, 215
INL. Vase error de no-linealidad integral
in-system reprogrammability, 238
integrador, 287
integrador no inversor, 289
integridad de la seal, 104
intellectual property. Vase IP
interconexiones, 46, 135
efectos parsitos, 136
elementos parsitos, 141
modelo capacitivo, 138
modelo de lnea de transmisin, 139
modelo RC, 138
interconexiones globales, 46, 64, 66
interconexiones locales, 46
interconexiones, elementos parsitos, 100
internet, 32
interruptores, 291, 301, 313
inversor BiCMOS, 348
inyeccin de carga, 181, 187, 233, 291, 323
ionizacin por impacto, 75
IP, Intelectual Properties, 104, 121, 187
J
JEIDA, 238
jitter. Vase ruido de fase
L
laptop, 238
laser trimming, 257
latch-up, 52, 72, 160, 168
latencia, 116, 172, 222, 332
layers. Vase dibujo de capas
layout, 53, 216. Vase diagrama de mscaras
ndice alfabtico
LCC. Vase Leadless Chip Carrier

Leadless Chip Carrier, 148
leakage current. Vase corrientes de fugas
lectura destructiva, 234
lenguaje AHDL, 102
lenguaje de representacin, 102
lenguaje descriptor de hardware, 95, 96
lenguaje RTL, 113
lenguaje SPICE
amplificador operacional, 108
ejemplo, 107
lenguaje Verilog, 110
ejemplo, 111
lenguaje VHDL, 102, 110
ejemplo, 112
lenguajes de descripcin, 104
lenguajes de descripcin del hardware, 110
ley de Moore, 24, 31, 61
ley de Murphy, 79
ley de Rent, 64, 67
ley de Stapper, 79
LFSR, 198
libreras de modelos de componentes, 102
LIGA, tcnica, 358
milimotor, 358
limitador
ejemplo, 363
lnea afectada, 163
lnea afectante, 163
lnea de memoria, 229
lnea de transmisin. Vase interconexiones
lneas de alimentacin, 140
LLF, biestable, 200
lgica acoplada por fuente, 393
lgica C2MOS, 182
lgica CMOS Domin, 99, 183, 193
lgica CMOS esttica convencional, 173, 176
lgica combinacional de dos niveles, 119
lgica combinacional multinivel, 119
lgica complementaria. Vase lgica CMOS
esttica convencional
lgica CPL, 178
lgica CVSL, 99, 179
lgica CVSL dinmica, 185
lgica DCVS, 193
lgica DCVSPG, 180
lgica de precarga y evaluacin, 182
lgica diferencial, 179
lgica dinmica, 164
lgica DPL, 178
lgica LEAP, 178
lgica NMOS, 175, 177, 193, 202, 208
lgica NP Domin, 185
lgica PE. Vase lgica de precarga y evaluacin
lgica pseudo-NMOS, 175, 176, 177, 202, 208

lgica TSPC, 186, 199, 200
lgica Zipper. Vase lgica NP domin
lgicas estticas de transistores de paso, 177
longitud mnima del canal, 38
lote de fabricacin, 60
LTO, low temperature oxide, 56
M
macroceldas, 121, 122
macromodelo, 107
amplificador operacional, 108
IBIS, 107
macromodelos analgicos, 91
Manhattan rules, 53
mquina de estados finitos, 198, 215
ejemplo, 118
mscara, 24, 52
mscara de rea activa, 53
mscara de contactos, 53
mscara de implantacin del pozo N, 53
mscara de implantacin del pozo P, 53
mscara de implantacin N+, 53
mscara de implantacin P+, 53
mscara de metal 1, 53
mscara de metal 2, 53
mscara de nitruro de silicio, 55
mscara de pasivacin, 53
mscara de polisilicio, 53
mscara de vas, 53
master-slave, 217
matriz analgica programable en campo, 305
matriz de puertas, 120
matriz de puertas programable en campo, 120
matriz lgica programable, PLA, 119
MCM, 223
MCM, MultiChip Module, 104
MEM
microelectromechanical system. Vase sistemas
microelectromecnicos
membranas de silicio, 360
respuesta frecuencial, 361
memoria, 226
memoria mvil, 226
memoria semiconductora, 227
memoria sncrona, 235
memorias de tipo dinmico, 24, 69
memorias flash, 236
memorias semiconductoras no voltiles, 235
memorizacin, 180, 186
Metal 1 Mask. Vase mscara de metal 1
403
404
Metal 2 Mask. Vase mscar de metal 2

metalizacin, 56
mtodo de Quine-McCluskey, 119
metodologa de diseo, 85
abstraccin, 86
jerarquizacin, 85
objetivos de implementacin, 92
representaciones, 86
mtodos numricos, 105
mezclador, 389
micromecanismos, 355
micromecanizado de alta relacin de aspecto, 357
engranaje, 358
micromecanizado de superficie, 357
micromotor electrosttico, 357
micromecanizado del substrato, 356
membranas, 357
palanca, 359
microprocesador, 187
microprocesadores Alpha
diseo de la arquitectura, 98
diseo del layout, 100
microsistema. Vase sistemas
microelectromecnicos
Miller. Vase capacidad de Miller
modelo analtico de Sah, 47
modelo de acoplamiento, 163
modelo de canal gradual, 43
modelo de pequea seal MOS, 51
modelo de Shichman-Hodges, 50, 68
modelo incremental MOS, 51
modelo RTL, 99
modelos de alto nivel, 113
modelos de dispositivos, 102, 106
modelos de escalado tecnolgico, 62
escalado a campo constante, CF, 63
escalado a votage cosntante, CV, 63
escalado generalista, QCV, 63
modelos de fallo, 103
modelos de interconexiones, 105
modelos elctricos, 105
modelos fsicos, 105
modulacin por anchura de pulso, 281
modulador sigma-delta
aplicacin, 380
moduladores delta-sigma, 335
montaje de agujero, 148
montaje superficial, 148
MOS. Vase dispositivos metal-xidosemiconductor. Vase dispositivos metal-xidosemiconductor
movilidad de los portadores, 44, 249, 253
muestreadores, 321, 322
instante de muestreo, 324
Multi-Chip Module, 136

MultiChip Modules. Vase tecnologa MCM
multiplexor, 191, 197, 229
multiplicador de tensin, 301
multiplicador del reloj, 301
multiplicador en matriz, 193
multiplicador paralelo, 193
multiplicador serie, 195
multiplicador-acumulador (MAC), 113
N
N+ Implant Mask. Vase mscara de implantacin
N+
National Technology Roadmap for Semiconductors,
26, 32
netlist, 95
nivel algortmico, 213
nivel arquitectural, 211, 214
nivel circuital, 216
nivel fsico, 216
nivel tecnolgico, 216, 217
niveles de abstraccin, 86
ejemplos, 87
nivel de arquitectura, 86
nivel de macromodelo, 86
nivel elctrico, 86
nivel fsico, 86
nivel lgico, 86
niveles de metalizacin, 122, 152
NMOS, 42
normativa P1149.1 de IEEE, 103
notebook, 238
N-well Implant Mask. Vase Mscara de
implantacin del pozo
Nyquist, 334
O
oblea, 52, 54, 60
OE, 227
offset, 331
oscilador controlado por tensin. Vase VCO
oscilador de Pierce, 222
oscilador electromecnico, 361
oscilador en anillo, 224
OTA, 277
Output Enable. Vase OE
oversampling ratio, 334
xido de silicio, 38
xido fino, 56
xido grueso, 55
ndice alfabtico
P
P+ Implant Mask. Vase mscara de implantacin
P+
pads, 53, 123, 146, 157
bidireccionales, 161
de alimentacin, 158
de entrada, 158
de salida, 160, 209
tristate, 161
paralelismo, 211
parmetro de transconductancia del MOS, 51
parmetro dinmico de polarizacin de substrato,
51
parmetros de diseo, 105
parmetros tecnolgicos, 105
Partial Element Equivalent Circuit, 146
particionado, 95, 121
partculas alfa, 352
Passivation Mask. Vase mscara de pasivacin
PCB, 223. Vase circuito impreso
PCMCIA, 238
PEEC. Vase Partial Element Equivalent Circuit
permitividad, 144
perturbaciones en el proceso de fabricacin, 76
perturbaciones globales, 77
perturbaciones locales, 77
PGA. Vase Pin Grid Array
piezoresistivo, efecto, 360
Pin Grid Array, 148, 150
pipeline, 113, 186, 187, 193
pipelining, 212, 214
place. Vase colocacin
planificacin de la superficie, 95, 121
PMOS, 42
polo dominante, 266
Polysilicon Mask. Vase mscara de polisilicio
portadores calientes, 73, 75
potencia de consumo, 149
potencia de ruido, 335
potencial de Fermi, 40
precarga, fase de, 182
pre-escalador de mdulo dual, 199
prestaciones de microprocesadores, 97
prestaciones, modelo de, 98
primitivas de diseo, 95
primitivas lgicas, 91, 128
procedimientos de diseo
abstraccin, 88
anlisis, 88
ejemplos, 89
extraccin, 88
generacin, 88
optimizacin, 88
refinamiento, 88
sntesis, 88
procesado diferencial, 387
proceso de fabricacin
parmetros, 105
proceso planar, 37
procesos de diseo, 96
procesos de sntesis
niveles de abstraccin, 115
procesos fisico-qumicos, 52
produccin just-in-time, 238
puente de Wheatstone, 365
puerta de transmisin, 323
puerta flotante, 237
puerta NAND BiCMOS, 349
puerta NOR BiCMOS, 350
puertas de transmisin, 301
pull-down, red de, 174
pull-up, red de, 174
push-pull, 270
P-well Implant Mask. Vase mscara de
implantacin del pozo P
PWM, 281
Q
QFP. Vase Quad Flat Package
Quad Flat Package, 148
R
radiofrecuencia, 152, 167
RAM, 227
RAM dinmica. Vase DRAM
RAM esttica. Vase SRAM
random acces memory. Vase RAM
rango dinmico, 307
RAS, 235
ratioed design. Vase diseo de relacin
razn de sobremuestreo, 334
RCA. Vase sumador de propagacin del acarreo
Read Only Memory. Vase ROM
receptor de doble conversin, 387
receptor de ultrasonidos, 364
receptor homodino, 386
receptor superheterodino, 385
receptores directos de satlites, 31
reconfiguracin de circuitos, 79
rectificadores, 37
redes de compensacin, 266
redes locales de alta velocidad, 31
referencias de corriente, 258
autopolarizada, 264
405
406
cascodo, 261
cascodo regulado, 262
coeficiente de temperatura, 259
de elevado margen dinmico, 262
relacin de rechazo a la tensin de alimentacin,
259
relacin de rechazo al reloj, 259
resistencia de salida, 259
tensin mnima, 259
referencias de tensin, 245
band gap. Vase de banda prohibida
basadas en diodos zner, 248
basadas en divisores resistivos, 249
coeficiente de temperatura, 247
CRR
clock rejection ratio. Vase relacin de
rechazo del reloj
de banda prohibida, 251, 255
PSRR
power supply rejection ratio. Vase relacin
de rechazo de la tensin de alimentacin
regulacin de carga, 247
relacin de rechazo de la tensin de
alimentacin, 247
relacin de rechazo del reloj, 247, 248
sensibilidad de la tensin de referencia, 247
reflexiones, 137, 140
refresco de memoria DRAM, 234
regin de moderada inversin, 283
regin de vaciamiento, 39
regiones channel-stop, 55
registro de cuatro bits, 112
reglas de diseo, 46, 99, 103
reglas de layout, 103
reglas elctricas, 103
reglas temporales, 103
reguladores, 246
relacin seal a ruido ms distorsin, 307
relojes complementarios, 185
relojes en contrafase, 286
relojes no solapados, 226, 286
rendimiento del proceso de fabricacin, 75, 78
repairing. Vase autorreparacin
reparticin de carga, 181, 183, 187
representaciones de diseo
ejemplos, 87
herramientas CAD, 102
vista comportamental. Vase vista funcional
vista estructural, 86, 88, 96
vista fsica, 86, 96
vista funcional, 86, 96
residuo, 331
resistencia, 141
resistencia activa, 151

ejemplo, 363
resistencia de cuadro, 141, 142, 151, 251
resistencia dinmica de salida, 52
resistencia trmica, 149
resistencias activas, 249
resistores, 151
restricciones temporales del reloj, 217
retardo, 136
retardo total mnimo, 155
RF. Vase radiofrecuencia
ripple-carry adder (RCA). Vase sumador de
propagacin del acarreo
ROM, 227
routing. Vase conexionado
row. Vase lnea de memoria
Row Address Strobe. Vase RAS
ruido, 93, 162
ruido de conmutacin, 66, 138, 165, 291
ruido de cuantificacin, 321
ruido de fase, 225
ruido de substrato, 73, 167
ruido de sustrato, 325
ruido dI/dt, 73
ruido trmico, 73
S
SA. Vase amplificador sensor
sample & hold. Vase muestreadores
scheduling, 116
sea of gates, 120
secuencias pseudo aleatorias
generador (PRSG), 381
secuencias pseudo-aleatorias, 198
selenio, 37
semiconductores, 37
sense amplifier. Vase amplificador sensor
sensor de imagen, 365
doble muestreo correlado, 375
doble muestreo diferencial, 375
rango dinmico, 374
respuesta dinmica, 373
respuesta esttica, 372
ruido de patrn fijo, 375
sensores micromecanizados, 359
sensores y actuadores inteligentes, 355
seales de banda ancha, 198
seales espreas, 164, 187
SIA. Vase Asociacin de Industrias de fabricantes
de Semiconductores
sigma-delta. Vase moduladores sigma-delta
silicio
ndice alfabtico
energa de banda prohibida, 367

propiedades mecnicas, 355
silicio sobre aislante, 24, 32, 52, 71
smbolo, 88
simulacin post-layout, 95
simulacin pre-layout, 95
simulador SPICE, 102
simuladores elctricos
ejemplo, 108
simuladores lgicos, 109
sincronizacin del reloj, 222
Single-Rail Pass-transistor Logic. Vase lgica
LEAP
sntesis a nivel fsico, 120
sntesis analgica, 95
sntesis automtica de layout, 103
sntesis de alto nivel, 116
sntesis de frecuencias, 199, 225
sntesis digital directa, 378
sntesis lgica, 95
sntesis mixta hardware/sofware, 104
sntesis y optimizacin, 115
sntesis y optimizacin lgica, 119
sistema en un slo chip, 93
sistema mixto, 122
sistemas microelectromecnicos, 23, 93, 104, 354
detector de presencia, 360
proceso de fabricacin, 356
skin effect, 143
slew rate, 276, 339
Small Outline Integrated Circuit, 148
SNDR. Vase relacin seal a ruido ms distorsin
SOC
system on a chip. Vase sistema en un slo chip
soft errors, 352
SOI (silicio sobre aislante), 97, 185, 209, 217
SOIC. Vase Small Outline Integrated Circuit
source-coupled logic. Vase lgica acoplada por
fuente
spot. Vase alteracin puntual
SRAM, 230, 238
standard cell. Vase celdas estndar
start-up circuit. Vase circuito de inicializacin
substrato, 54
sumador (analgico), 294
Sumador CSA, 189
sumador de prediccin del acarreo (CLA), 190
sumador de propagacin del acarreo (RCA), 188
sumador de seleccin del acarreo, 191
sumador total, 188, 194
sumadores paralelos, 188
sumadores serie, 188
T
TAB. Vase Tape Automated Bonding. Vase Tape
Automated Bonding
Tape Automated Bonding, 147
tecnologa BiCMOS, 24, 30, 52, 254, 347
ejemplo de implementacin, 365
proceso de fabricacin, 348
tecnologa de chip sobre placa, 392
tecnologa de fabricacin de circuitos integrados
CMOS, 52
tecnologa de pozo N, 52
tecnologa de pozo P, 52
tecnologa de pozos gemelos, 52
tecnologa GaAs, 30
tecnologa MCM, 352
MCM-C, 353
MCM-D, 354
MCM-L, 353
tecnologa planar, 24, 45, 52
tecnologa SOI, 350
consumo, 352
corte vertical, 351
retardo, 351
tecnologa, previsiones
microprocesadores Alpha, 97
tecnologas hbridas, 30
tecnologas submicrnicas, 66
telefona de tercera generacin, 198
tendencias futuras en la evolucin tecnolgica, 69
tensin de alimentacin, 210
disminucin, 210
tensin trmica, 253
tensin umbral, 40, 208, 249
control dinmico, 208
Terrestrial Wireless Services. Vase
comunicaciones sin hilos
test, 77
test de retardos, 78
test de tipo lgico, 78
test por corriente, 78
testing, 60
threshold voltage. Vase tensin umbral
throughput, 172, 332
tiempo de acceso, 227
tiempo de carga/descarga, 153
tiempo de conmutacin, 172, 205
tiempo de establecimiento, 308
tiempo de hold. Vase tiempo de persistencia
tiempo de persistencia, 218
tiempo de propagacin, 154, 172
tiempo de set-up, 218
tolerancia, 151, 152
407
transconductancia, 277, 284

transferencia y proceso de imgenes, 31
transiciones espreas, 214, 309
transistor bipolar, 37
transistor horizontal parsito, 255
transistor NMOS de vaciamiento, 175
transistor unipolar, 37
transistor vertical parsito, 255
transistores bipolares, 252
parsitos, 255
transistores de puerta aislada, 43
tri-state. Vase alta impedancia
troughput, 187
True Single Phase Clock Logic. Vase lgica TSPC
twin-well. Vase tecnologa de pozos gemelos
U
unidad aritmtico-lgica, 187, 197
unidad de control, 116, 188
ejemplo, 118
UV, 236
velocidad de circuitos integrados, 25

velocidad de propagacin, 140
velocidad de saturacin, 74
verificacin, 101, 115
verificacin circuital, 100
verificacin funcional, 99
verificacin lgica, 100
Via Mask. Vase mscara de vias
vas, 143
W
wafer scale integration, WSI, 79
WE, 227
wire bonding, 146, 157
Wireless Communication. Vase comunicaciones
sin hilos
Write Enable. Vase WE
X
XOR, 199
V
408
variables de diseo, 89
a nivel de arquitectura, 92
a nivel elctrico, 90
a nivel fsico, 89
a nivel lgico/macromodelo, 91
VCO, 223
vectores de test, 103
Y
yield. Vase rendimiento del proceso de fabricacin
Z
zona de carga espacial, 367

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POLITEXT

Antonio Rubio - Josep Altet

La presente obra fue galardonada en el sptimo concurso

Primera edicin: septiembre de 2000

Diseo de la cubierta: Manuel Andreu

Los autores, 2000

Edicions UPC, 2000

Depsito legal: B-29.287-2000

En el presente libro se presentan muchos ejemplos y aplicaciones comerciales de la tecnologa CMOS

Los autores, 2000; Edicions UPC, 2000

Prlogo de los autores

Los autores, 2000; Edicions UPC, 2000

Barcelona, 1 de mayo de 2000

Los autores, 2000; Edicions UPC, 2000

Prlogo de Thaddeus Gabara1

Los autores, 2000; Edicions UPC, 2000

Los autores, 2000; Edicions UPC, 2000

Los autores, 2000; Edicions UPC, 2000

Los autores, 2000; Edicions UPC, 2000

Diseo de Circuitos y Sistemas Integrados

2.2.2 Concepto de inversin de portadores en una pelcula de la superficie del semiconductor,

Los autores, 2000; Edicions UPC, 2000

3.2 Diagrama de flujo de diseo y herramientas de ayuda al diseo ................................................ 93

Los autores, 2000; Edicions UPC, 2000

Diseo de Circuitos y Sistemas Integrados

4.3 Componentes pasivos ............................................................................................................... 151

5.1 Introduccin.............................................................................................................................. 171

Los autores, 2000; Edicions UPC, 2000

Los autores, 2000; Edicions UPC, 2000

Diseo de Circuitos y Sistemas Integrados

6.4.6 Amplificadores de salida ................................................................................................... 279

Los autores, 2000; Edicions UPC, 2000

7.6.1 Descripcin de las membranas de silicio ........................................................................... 360

Los autores, 2000; Edicions UPC, 2000

Los autores, 2000; Edicions UPC, 2000

Diseo de circuitos y sistemas integrados

ATPG, Automatic Test Pattern Generation, 103

bajo consumo, 175, 187, 202

con baja tensin, 301

Los autores, 2000; Edicions UPC, 2000

circuitos analgicos receptores de radiofrecuencia,

consumo esttico, 70, 202, 207

Los autores, 2000; Edicions UPC, 2000

Diseo de circuitos y sistemas integrados

descargas electrostticas, 157

Los autores, 2000; Edicions UPC, 2000

etapa push-pull, 270

Los autores, 2000; Edicions UPC, 2000

Diseo de circuitos y sistemas integrados

gate array, 120

High Speed LANs. Vase redes locales de alta

Los autores, 2000; Edicions UPC, 2000

LCC. Vase Leadless Chip Carrier

lgica pseudo-NMOS, 175, 176, 177, 202, 208

Los autores, 2000; Edicions UPC, 2000

Diseo de circuitos y sistemas integrados

Metal 2 Mask. Vase mscar de metal 2

Multi-Chip Module, 136

Los autores, 2000; Edicions UPC, 2000

Los autores, 2000; Edicions UPC, 2000

Diseo de circuitos y sistemas integrados

resistencia activa, 151

Los autores, 2000; Edicions UPC, 2000

energa de banda prohibida, 367