VHDL 1presentacion

Diseo de Sistemas digitales
Presentacin
1
Lenguajes y mtodos de diseo
para sistemas digitales
Presentacin
Presentacin
2
Contenido del curso
Lenguajes de descripcin de hardware
Elementos de un lenguaje
VHDL
Simulacin y sntesis con VHDL
Metodologas avanzadas en el diseo de
sistemas digitales
Gestin del diseo
Reutilizacin de diseos
Lenguajes de descripcin de sistemas
System-C, UML, Ada, ...
P
R
C
T
I
C
A
S
Presentacin
3
Bibliografa
VHDL: Lenguaje Estndar de Diseo Electrnico
L. Ters, Y. Torroja, E. Villar, S. Olcoz
McGraw-Hill, 1997
VHDL. Analysis and Modeling of Digital Systems
Z. Navabi
McGraw-Hill, 1993
The IEEE Standard VHDL Language Reference Manual
IEEE
ANSI/IEEE Std 1076-1993, 1994
en espaol
un clsico
manual de
referencia del
lenguaje
Presentacin
4
Bibliografa
PRENDA: Gua para el diseo de ASICs
Consorcio PRENDA
Editado por UPM/DIE
Documentos de metodologa y codificacin de la
Agencia Europea del Espacio (ESA)
metodologa
ms
metodologa
Actas de congresos y reuniones tcnicas, revistas,
pginas web, news,
novedades,
usos,
aplicaciones
Presentacin
5
diseo de
sistemas digitales
mtodos de diseo
herramientas CAD
lenguajes
mbito de aplicacin del curso
Presentacin
6
conocer la posibilidad de disear sistemas digitales a partir
de un lenguaje estructurado
familiarizarse con el uso de VHDL, que es un estndar
ampliamente utilizado
familiarizarse con el uso de herramientas de sntesis y
simulacin de sistemas digitales basadas en VHDL
(Synopsys)
conocer los mtodos de diseo actuales para sistemas
digitales
Objetivos del curso
1
2
3
4
Presentacin
7
1995 1998 2001 2004 2007 2010
Tamao de
las pistas (m)
0.35 0.25 0.18 0.13 0.10 0.07
Tamao de
los dados (cm
2
)
2.5 3.0 3.6 4.3 5.2 6.3
Memorias
(#bits)
64M 256M 1G 4G 16G 64G
Circuitos lgicos
(#transistores)
10M 21M 46M 110M 260M 570M
Frecuencia
(MHz)
300 450 600 800 1000 1100
N entradas y
salidas
512 512 512 512 800 1024
Interconexiones
(m)
380 840 2100 4100 6300 10000
El futuro de los CIs (SIA Roadmap)
Presentacin
8
fecha de lanzamiento
al mercado
n de transistores
fecha de comienzo
del diseo
1992 2 millones 1990
1995 10 millones 1985
2000 100 millones 1950
se requieren nuevos mtodos de diseo para:
disminuir tiempos de desarrollo
disminuir la probabilidad de error
gestionar equipos de diseo ms grandes
Complejidad de los circuitos. Consecuencias
Presentacin
9
diseo con mayores
niveles de abstraccin
utilizacin de un lenguaje
interpretable por mquinas
y diseadores
formato comn para
representar comportamiento
y estructura
mayor nivel de abstraccin,
menor complejidad
fcil interaccin entre
diseador y herramientas
Lenguaje formal
interpretable por sistemistas
y diseadores de circuitos
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(
H
D
L
)
Complejidad de los circuitos. Soluciones
Presentacin
10
Funciones de transistor Transistores
Registros, ALUs, MUXs
Procesadores, memorias, buses
Expresiones booleanas
Algoritmos
Layout de transistores
Celdas
Chips
PCBs, MCMs
Comportamiento Estructura
Fsico
Transferencias de registros
Puertas, biestables
Y de Gajski
Niveles de abstraccin y estilos de descripcin
Presentacin
11
tiempo
estilo
descriptivo
valores
algortmico
transferencia
de registros
puerta lgica
tiempo
estilo
descriptivo
valores
retardo de propagacin
ciclos de reloj
causalidad
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Cubo de Ecker
Niveles de abstraccin y estilos de descripcin
Presentacin
12
diseo de
sistema
diseo lgico diseo fsico
70 60 40
30 50
30 40
30
10
2
2
2
2
Place&Route Captura de esquemas Simulacin
Jerarqua
Generadores
Sntesis RT/lgica
Sntesis de alto nivel
<1980
1983
1986
1988-92
>1995
expresado en
personasmes, para
20.000 puertas
Evolucin de las herramientas CAD
Presentacin
13
Especificacin
Particin en
bloques
B1
B2
B4
B3
B2.M3
B2.M2
B2.M1
B2
M1
M2
M3
Ensamblado de
bloques
B1
B2
B3
B4
Diseo fsico
pozo n
polisilicio
dif . n+
dif p+
metal
contactos
A
/C C
C /C
S
VDD
GND
contacto1
contacto2
Simulacin
Diseo con
puertas lgicas
Simulacin
Simulacin
Mtodo de diseo bottom-up
ascendente
Presentacin
14
Simulacin
Especificacin
Diseo de
arquitectura
Documento de
especificaciones
Descripcin VHDL
entity COMP is
....
end COMP;
architecture
begin
Simulacin
Diseo lgico
Esquema de
puertas lgicas
Simulacin
Diseo fsico
Layout
pozo n
polisilicio
dif . n+
dif p+
metal
contactos
A
/C C
C /C
S
VDD
GND
contacto1
contacto2
Mtodo de diseo top-down
descendente
Presentacin
15
BOTTOM-UP TOP-DOWN
Mayor control en las fases
finales del diseo
Herramientas CAD ms
sencillas
Se pueden acometer diseos
ms complejos
Mayor fiabilidad
Menor tiempo de diseo
Mayor tiempo de
desarrollo
Ms difcil de verificar
el diseo completo
Necesidad de herramientas
sofisticadas
Menor control en las fases
finales de desarrollo
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V
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Metodologas de diseo
Presentacin
16
Especificacin
en algunos casos, parte de la especificacin se puede codificar y simular
para comprobar su validez
Diseo de la arquitectura
se describe todo el sistema en el lenguaje de descripcin de hardware y se
simula
aunque tenga varios bloques, la descripcin de ms bajo nivel ser de
comportamiento
el resultado de esta fase ser una descripcin a nivel de transferencia de
registros
Diseo lgico
se realiza la sntesis (automtica) de la descripcin resultante de la fase
anterior
se simula todo el conjunto considerando los retardos en las puertas
Diseo fsico
se retro-anotan los retardos del layout y se vuelve a simular
Papel de los HDLs en el diseo
Presentacin
17
Permiten simular el circuito completo desde las fases iniciales
del proceso de diseo
reutilizacin del procedimiento de validacin funcional a lo largo de
todos los pasos
Permiten probar distintas tecnologas de implementacin
fcilmente
Prototipado rpido con FPGAs
El cdigo sirve para documentar el diseo (en parte)
Normas de estilo
Facilitan la interaccin entre varios diseadores y la depuracin
del diseo
Sirven de entrada a las herramientas de sntesis automtica
Papel de los HDLs en el diseo
Presentacin
18
Lenguajes de descripcin de hardware (HDLs)
Describen el hardware para:
simular
modelar
especificar
documentar
realizar el diseo
...
No es un lenguaje de
programacin normal
ejecucin concurrente
modelado de seales
bibliotecas
jerarqua
Pueden describir:
el comportamiento (qu
hace?)
la estructura (qu
componentes tiene?)
el flujo de los datos (?)
Se deben conocer:
los elementos del lenguaje
el tratamiento temporal
los tipos de datos
las construcciones de control
su ejecucin
Debe disponer de:
amplia utilizacin (estndar)
diversas herramientas
Presentacin
19
ISPS (Instruction Set Processor Specification)
lenguaje de descripcin del comportamiento
no define la estructura del sistema
AHPL (A Hardware Programming Language)
lenguaje de descripcin del flujo de datos
no es apropiado para el control
GHDL (Genrad Hardware Description Language)
lenguaje de descripcin estructural (componentes e
interconexiones)
no define el comportamiento del sistema
Verilog HDL y VHDL
lenguajes de propsito general
permiten describir comportamiento y estructura
Verilog HDL es ms ptimo para descripciones de bajo nivel y
VHDL tiene ms prestaciones en especificacin a alto nivel
Lenguajes de descripcin de hardware
Presentacin
20
Fue un proyecto lanzado por el Departamento de Defensa (DoD) de los
EEUU para tener un formato comn de diseo y documentacin dentro
del programa VHSIC
Entre 1983-84 IBM, Texas Instruments e Intermetrics desarrollan la
primera versin que se presenta al IEEE
En diciembre de 1984 se acepta por el IEEE Standards Board y se
publica su primera versin en 1987 (VHDL-87)
En 1993 se publica la segunda versin, con algunos cambios respecto
del VHDL-87 (VHDL-93)
Se sigue utilizando la versin del 87, ya que no han aparecido
herramientas que soporten la nueva versin
Se reformar de nuevo en 1999. (???)
VHDL = VHSIC Hardware Description Language
VHSIC = Very High Speed Integrated Circuits
Cmo surgi VHDL?
Presentacin
21
Uso de VHDL
fuente: HDL survey in Europe. VHDL International 1997
0
20
40
60
80
100
VHDL Verilog C Other
0
5
10
15
VHDL Verilog C Other
Qu HDL utiliza?
(en %)
Para los no usuarios de
HDL, qu HDL piensa
utilizar?
(en %)
Presentacin
22
Uso de VHDL
fuente: HDL survey in Europe. VHDL International 1997
0 20 40 60 80
ASIC/IC design
FPGA design
PCB
Performance Modelling
High-level system design
Analog
Education
Other
En mi institucin VHDL se utiliza para
http://www.vhdl.org/vhdl_intl/survey97/results.html
Presentacin
23
simulacin
sntesis
procedimiento para comprobar la
funcionalidad de la descripcin
procedimiento para transformar una
descripcin de comportamiento a un
cierto nivel de abstraccin en otra
estructural de ms bajo nivel
Simulacin y sntesis
herramientas CAD
Presentacin
24
se debe realizar en todas las fases del flujo de diseo
es imprescindible
SISTEMA
TRANSF. REGISTROS
LGICO
ELCTRICO
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s
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u
l
a
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o
r
-
+
la simulacin a los niveles ms
altos permite depurar el diseo a
ms bajo coste
en las distintas simulaciones se
va aadiendo ms precisin en
tiempo, influencia de las cargas,
etc.
los HDLs nos permiten realizar
todo el proceso bajo el mismo
entorno
Simulacin
Presentacin
25
architecture COMP of DFFEN is
begin
P1: process(CLK, RN)
begin
if RN = 0 then
Q <= 0;
elsif CLK = 1 and CLKevent then
if EN = 1 then
Q <= D;
end if;
end if;
end process P1;
conversin
DFF
optimizacin
technology mapping
Sntesis
Presentacin
26
las herramientas actuales
optimizan con restricciones de
tiempo y de rea mximos
productividad
calidad
del diseo
diseo manual
diseo manual
no aceptable
Sntesis
calidad
Presentacin
27
productividad
calidad
del diseo
diseo manual
diseo manual
no aceptable
alto nivel
RTL
lgico
desde descripciones
algortmicas
desde descripciones
de transferencia de registros
Sntesis. Calidad de las herramientas
Presentacin
28
Los lenguajes de descripcin hardware sern una
alternativa al diseo clsico
Permiten representar tanto el comportamiento
como la estructura de los circuitos
Son lenguajes formales, aunque interpretables por
los diseadores
Permiten trabajar a niveles de abstraccin ms
altos (algortmico, transferencia de registros)
Conclusiones
Presentacin
29
Las metodologas top-down resultan ms eficaces en el diseo
de circuitos integrados, gracias a la utilizacin de los lenguajes
de descripcin de hardware y a las herramientas asociadas
Deben cumplir un conjunto de requisitos para ser ampliamente
utilizados
niveles de abstraccin y estilos descriptivos
tratamiento del tiempo
diversos usos
Los lenguajes ms completos son Verilog-HDL y VHDL
mayor soporte de herramientas
ampliamente utilizados
Principales aplicaciones
simulacin
sntesis
Conclusiones

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