Investigacion 2 Final

TRABAJO DE INVESTIGACION 2
1

DEPARTAMENTO DE ELECTRICA Y ELECTRONICA
TELECOMUNICACIONES
MATERIA:
DISEO DE VLSI
INTEGRANTES:

JUAN GARCIA
LEONARDO MANTILLA
JAVIER MUGLISA
ALEXANDER VILLACIS

PARALELO A
FECHA:
12 DE MAYO DEL 2014
SANGOLQUI-ECUADOR


2

Tabla de Contenido
1. OBJETIVOS. ......................................................................................................................... 4
1.1 OBJETIVOS GENERAL. ....................................................................................................... 4
1.2 OBJETIVOS ESPECFICOS. .................................................................................................. 4
2. PLANTEAMIENTO DEL PROBLEMA ..................................................................................... 4
3. MARCO TERICO. ............................................................................................................... 5
3.1. PLD ................................................................................................................................... 5
3.1.1 CLASIFICACIN DE LOS PLD ........................................................................................... 6
3.1.2 CLASIFICACIN DE LOS PLD ........................................................................................... 7
3.2. OPAL ................................................................................................................................ 8
3.3 Conceptos de OPAL .......................................................................................................... 9
3.3.1 Instalacin de Opal ........................................................................................................ 9
3.3.2 Ventanas de Opal ........................................................................................................ 10
3.3.3 Diagrama de flujo de OPAL .......................................................................................... 14
3.4 Comandos ....................................................................................................................... 14
3.4.2 Operaciones del mouse ............................................................................................... 15
3.4.2 Operaciones del teclado .............................................................................................. 16
3.5 Men de mdulos de vistas ............................................................................................ 16
3.6 Mdulos de diseo OPAL ................................................................................................ 17
4. EJEMPLOS ILUSTRATIVOS CON OPAL Y PLDS .................................................................... 23
4.1 EJEMPLO 1 TOLDO AUTOMTICO ............................................................................. 23
4.2. EJEMPLO RIEGO AUTOMATICO ................................................................................. 32
4.3. EJEMPLO 3 MUX DE 16 A 1 ........................................................................................ 40
4.4. EJEMPLO 4 MUX de 4 a 1 ........................................................................................... 49
5. REQUISITOS DE SOFTWARE .............................................................................................. 53
6. CRONOGRAMA DE ACTIVIDADES ..................................................................................... 54

3

7. CONCLUCIONES ................................................................................................................ 55
8. RECOMENDACIONES ........................................................................................................ 55
9. APLICACIONES................................................................................................................... 55
10 BIBLIOGRAFA. ................................................................................................................. 55


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TEMA: OPAL(OPEN PROGRAMING ARCHITECTURE LENGUAJE)
1. OBJETIVOS.

1.1 OBJETIVOS GENERAL.
Investigar el software OPAL y detallar la forma de crear aplicaciones en
OPAL para PLD.
1.2 OBJETIVOS ESPECFICOS.
Investigar los requerimientos de software para el correcto funcionamiento
de OPAL.
Investigar y describir las caractersticas del software OPAL.
Realizar ejemplos que permitan un mejor entendimiento de la
programacin en OPAL para PLD.
Analizar y observar los resultados de los ejemplos propuestos en OPAL.
2. PLANTEAMIENTO DEL PROBLEMA
El lenguaje OPAL es una solucin de alta gama, este lenguaje le da al diseador la
posibilidad de utilizar el lenguaje de mquina de estados, ecuaciones booleanas de varios
niveles, las funciones de la tabla de verdad mejoradas, o cualquier combinacin de los
tres. Esto le da la libertad de diseo para elegir la aplicacin que mejor se adapte a la
tarea de diseo especfico.
Es por esta razn que hemos visto la necesidad de implementar aplicaciones en este
software, para ello en el presente trabajo de investigacin se proceder a describir las
principales caractersticas de OPAL para crear aplicaciones para PLD ya que se puede
reflejarse menor costo para el usuario al ver las ventajas de tener menor cantidad de
circuitos integrados; por consiguiente, procesos de ensamblado ms rpidos, menor
probabilidad de que puedan ocurrir fallas, as como menores procedimientos en la
deteccin de fallas cuando estas se presenten.

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3. MARCO TERICO.
3.1. PLD

Las iniciales PLD vienen del
ingls Programmable Logic
Device

Son circuitos integrados que
ofrecen a los diseadores en un
solo chip, un arreglo de
compuertas lgicas y flip-flops
Son programados por el usuario
para implementar funciones
lgicas; y as, una manera ms
sencilla de reemplazar varios
circuitos integrados estndares
o de funciones fijas
Los PLDs representan menor costo para los fabricantes.
Pueden reemplazar funciones de otros dispositivos lgicos.
Reduccin de espacio en las tarjetas de circuito impreso
Simplificacin del alambrado entre chips y otros
Disminucin en los requerimientos de potencia ( por consiguiente
menor consumo de energa )
Realizacin de aplicaciones especiales no encontradas en circuitos
integrados de funciones
fijas

6

3.1.1 CLASIFICACIN DE LOS PLD

Un PLD tpico est compuesto de arreglos de
compuertas lgicas, uno de ellos a base de
compuertas AND al que se le denomina Plano AND
y el otro de compuertas OR, denominado Plano
OR; estos pueden ser programables y
dependiendo del plano o los planos que lo sean,
ser la clasificacin que reciba el PLD
Las variables de entrada ( que vienen de las
terminales externas del dispositivo ) tienen
interconexiones hacia uno de los planos, a travs
de compuertas con salidas; y salidas de los planos,
conectadas a las terminales externas del
dispositivo, por elementos lgicos como pueden
ser: inversores, compuertas OR y flip-flops;
adems, en algunos casos existe
retroalimentacin de las salidas hacia uno de los
La programacin se lleva a cabo por medio de
conexiones fusibles; de tal forma que en una
compuerta OR, una entrada con conexin fusible
Fundida o Quemada ( fusible abierto ) funcione
como un cero lgico y una conexin intacta como
el valor de la(s) variable(s) de entrada.

7

3.1.2 CLASIFICACIN DE LOS PLD
DIFERENCIA ENTRE LAS ARQUITECTURAS DE LOS PLDs


8

3.2. OPAL
El paquete de software OPAL consiste en el intrprete de comandos grficos, tanto para
DOS y Windows, cuenta con tres mdulos ejecutables (EQN2JED.EXE, JED2EQN.EXE and
PAL2GAL.EXE), que son un conjunto de libreras.
Los archivos de entrada contienen ecuaciones booleanas y etiquetas de comandos que
estn escritas en el formato de archivo EQN. Los archivos de entrada son utilizados por el
mdulo de EQN2JED para crear mapas JEDEC que contienen los datos de programacin
para un dispositivo de destino. Al crear sus propios archivos de entrada, puede utilizar el
paquete de software OPAL como parte de un sistema de desarrollo de diseo completo
PLD (Dispositivo lgico programable).
OPAL es diado para:

Cmo funciona OPAL?
El objetivo final de cualquier paquete de software PLD es crear un mapa JEDEC de los
estados de fusibles del PLD que se pueden descargar a un programador de dispositivos. El
mapa JEDEC contiene datos dependientes del dispositivo, como la asignacin de pines, el
nmero de fusibles de cada trmino del producto, el tipo de retroalimentacin, y as
sucesivamente.
Los paquetes de software tradicionales PLD requieren que usted sepa los detalles de la
arquitectura del dispositivo antes de poder crear un mapa JEDEC. Histricamente, esto era
aceptable, ya que la complejidad y la densidad de los dispositivos lgicos programables
disponibles era limitado. Los dispositivos con una mayor complejidad y la densidad son
ms difciles de utilizar de manera efectiva y eficiente.
proporcionar a bajo nivel de
apoyo de diseo de entrada
libre para todos los dispositivos
PAL y GAL de baja densidad
NSC;
demostrar la sintaxis y las
capacidades del paquete
completo de software de
desarrollo OPAL PLD, incluyendo
soporte para dispositivos mapl
de mayor densidad.

9

La actual generacin de paquetes de software PLD se esfuerza por ser independiente del
dispositivo; un diseo puede ser construido sin ningn conocimiento del dispositivo de
destino para el diseo. Los diseadores no necesitan preocuparse acerca de la
arquitectura del dispositivo de destino. Son libres para concentrarse en el diseo del
sistema.

.
3.3 Conceptos de OPAL
El lenguaje OPAL es una solucin de alta gama. Este lenguaje le da al diseador la
posibilidad de utilizar el lenguaje de mquina de estados, ecuaciones booleanas de varios
niveles, las funciones de la tabla de verdad mejoradas, o cualquier combinacin de los
tres. Esto le da la libertad de diseo para elegir la aplicacin que mejor se adapte a la
tarea de diseo especfico.
En el nivel ms bajo, la lgica se puede expresar en el formato estndar de suma de
productos (SOP). Este formato puede ser compilado en el mapa JEDEC del PLD especfico.
Ninguna manipulacin lgica ms se realiza en este nivel, por lo que los diseadores que
desean el mayor grado de control sobre el procesamiento de la lgica puede entrar
diseos en este nivel. Sin embargo, incluso en este nivel, OPAL s prev mapear
automticamente la lgica en un PLD especfica a travs de una opcin de asignacin de
pines automtico. Esta caracterstica est disponible en OPAL
3.3.1 Instalacin de Opal
PROCESO DE INSTALACION DEL SOFTWARE OPAL
OPAL est diseado para llevar
esto un paso ms all. En lugar de
slo proporcionar independencia
de dispositivo, tambin
suministramos la independencia
de la herramienta
Todos los formatos de archivo
compatibles (OPAL, PLA, EQN,
JEDEC) son completamente
"abierta" y compatible con las
herramientas de software
reconocidas.

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1. Ingresamos en la carpeta OPAL y seleccionamos install.exe en la cul nos
aparecer la siguiente ventana

2. Procedemos a poner yes para continuar con la instalacin del mismo

3. Ubicamos el directorio en donde se instalara OPAL

4. Por ultimo ponemos yes a la aceptacin de la ejecucin de OPAL

3.3.2 Ventanas de Opal

VENTANA PRINCIPAL DE OPAL

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Se encuentran los Ttulos de las Ventanas , que contienen las opciones de trabajo del
programa. Cada uno de los Ttulos de las Ventanas , tiene una letra resaltada; lo
queindica, que dicha ventana podr ser seleccionada, con solo teclear la letra resaltada
del Titulo . En la parte inferior se encuentran teclas rpidas para algunas funciones y
que ejecutaran la operacin sealada con solo oprimir la tecla de funcin. F1 HELP nos
permitir visualizar la ayuda en cada opcin con solo teclear F1.

VENTANA FILE

La ventana File contiene nueve opciones y al igual que los Ttulos de las Ventanas cada
una de las opciones tiene tambin una letra resaltada y al oprimir alguna de ellas se
seleccionara la funcin correspondiente, otra forma de seleccionar las opciones se hace
mediante el cursor ( flechas del teclado ) seguidas de un ENTER
VENTANA VIEW

12

La ventana View mediante la ventana de bsqueda ( ver la opcin Open... de la ventana
File ) se hace la seleccin rpida de archivos segn su extensin:

VENTANA SIMULATE


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La ventana Simulate permite realizar la simulacin del circuito que se acaba de disear
dentro de OPAL, dentro de esta ventana se encuentran dos opciones y que con la ayuda
de la ventana de bsqueda se podrn efectuar ms rpidamente la seleccin de los
archivos de simulacin.
Opalsim
Despus de la bsqueda del archivo de simulacin ( .ckt ), se proceder a la generacin de
un archivo ( .Lst ) basado en la Tabla de Estados anexada al archivo ( .ckt ) donde se
podrn visualizar los diagramas de tiempos de la Tabla mencionada.
Opalview
Mediante esta opcin se efecta la visualizacin en pantalla de los diagramas de tiempos,
para esto es necesario que exista el archivo que se cre con la opcin anterior (.Lst ).
VENTANA MODULES

La ventana Modules posee nueve opciones, cabe hacer mencin que es una de las
ventanas ms importantes dentro del paquete ( Software ) ya que dentro de ella se realiza
la conversin ( Ensamble y compilacin ) entre archivos


14

3.3.3 Diagrama de flujo de OPAL

3.4 Comandos
3.4.1 lneas de comando
Sntesis:
Opal [nombre_archivo][opciones]
Opciones:

15

3.4.2 Operaciones del mouse
La siguiente tabla muestra las operaciones que se pueden realizar con el mouse


16

3.4.2 Operaciones del teclado
Las operaciones que se pueden realizar con el mouse se pueden tambin realizar con el
teclado

3.5 Men de mdulos de vistas


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Este men es muy til durante la fase de diseo, cuando el usuario est compilando el
archivo de origen por primera vez. Este men contiene opciones que permiten al usuario
ver los diferentes archivos de salida de la ltima intervencin ejecutada.

Cualquiera de los siguientes archivos se puede abrir y se muestra si se tratara de una
salida o una entrada del ltimo procedimiento ejecutado rpidamente.

3.6 Mdulos de diseo OPAL
3.6.1 EQN2JED (EQUATIONS TO JEDEC)
EQN2JED convierte las ecuaciones booleanas a un archivo de dispositivo especfico JEDEC.

3.6.2 PAL2GAL (PAL TO GAL)
El mdulo PAL2GAL convierte un archivo PAL JEDEC a un archivo GAL JEDEC. PAL2GAL
primeramente se asegura que haya una relacin pin a pin entre el PAL y GAL antes de
El archivo JEDEC contiene todos los detalles
necesarios los cuales pueden ser
descargados al dispositivo programados de
la tarjeta programable PLD. El archivo JEDEC
es compatible con el estndar JEDEC 3B el
cual es soportado por los dispositivos de
estndares industriales
Una considerable cantidad de informacin
es almacenada en archivo .log, este
documenta el diseo final con una detallada
descripcin de cmo cada pin es usado y a
qu nivel este representa. Tambin
contiene informacin acerca de la
utilizacin de los recursos del dispositivo
diseado, y un diagrama (DIP o PLCC) del
dispositivo y los pines asignados al exterior.

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comenzar on la conversin. A continuacin como ejemplo se muestra una tabla de
funciones PAL que pueden ser remplazadas por GAL16V8:

3.6.3 JED2EQN (JEDEC TO BOOLEAN EQUATION)
El mdulo JED2EQN desensambla una archivo JEDEC a sus correspondientes ecuaciones
booleanas.
Las etiquetas usadas en las ecuaciones booleanas bsicas creadas por JED2EQN contiene
el nmero de pines precedido del tipo de seal
3.7 DISEO DE ELEMANTOS EN OPAL
En el lenguaje de programacin OPAL, todas la seales deben ser definidas antes de ser
usadas.
3.7.1 TIPOS DE SEAL
Existen 5 tipos de seales en OPAL:

3.8 DISEO EN OPAL
Si queremos implementar un circuito en OPAL, podemos utilizar bsicamente tres
mtodos para describir el comportamiento del mismo: captura por tabla de verdad
captura por ecuaciones (para circuitos combinacionales) y la captura por diagramas de
estados (para circuitos secuenciales).
3.8.1 DISEO DE CIRCUITOS SECUENCIALES
1. Input /
entradas: seal
de entrada del
diseo, es
unidireccional
2. Output
/salidas: seal
de salida del
diseo, es
unidireccional.
3. Feedback /
realimentacin
: seal que es
entrada y
salida, es
bidireccional.
4. Node /
nodo: usada
principalmente
por ILMC(Input
Logic Macro
Cells) que es
una estructura
de GAL6001
5. Statebit / bit
de estado (no
soportado por
OPALjr)

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Capturar un diseo secuencial en OPAL es muy sencillo y puede hacerse a partir del
diagrama de estados de la mquina secuencial que deseamos implementar; eliminando
as la necesidad de elaborar y simplificar las ecuaciones para las entradas de cada flip-flop
requerido. Se debe saber que un circuito secuencial requiere forzosamente de una
entrada de reloj que indique a los elementos de memoria cuando trabajar(para GAL la
entrada de reloj va en el pin 1). El programa en OPAL debe contener:

-
BEGIN HEADER
Contador ascendente de 0 a 5 con reset y habilitador
END HEADER

descripcin del diseo
BEGIN DEFINITION
DEVICE GAL22V10;
INPUTS reloj=1,rst=2,cnt=3;

STATEBITS SB2=23,SB1=22,SB0=21;

STATE_NAMES
La entrada que servir de reloj
es colocada en el pin 1

Se declaran los bits de estado
SB2,SB1 y SB0. Ellos
determinarn el estado en que
se encuentra el circuito. Se
les asignan los pines de
salida 23,22 y 21
espectivamente

En esta lnea se definen los
nombres para los estados.

Un header en el que puede
incluirse la descripcin del diseo
e inmediatamente despus las
definiciones del dispositivo, pines
y constantes.
Definir los bits de estado, los
cuales sern los nombres con los
que nos referiremos a cada uno de
los bits que juntos indicarn el
nmero de estado en el que se
encuentra la mquina secuencial
que implementemos, para ello se
usa la palabra reservada
STATEBITS seguida del nombre de
cada bit que deseemos
asignar.(salidas del circuito)
Definir los nombres de estados,
Para definirlos es utiliza la palabra
reservada STATE_NAMES seguida
por los nombres de los estados
deseados con su respectivo valor
en decimal, separados entre s por
comas.
Cuando se trabaja con circuitos
secuenciales es recomendable
agrupar a los bits de estado dentro
de un set.
definir el comportamiento de este
circuito a travs de un diagrama
de estados, para ello lo
definiremos usando la directiva
STATE_DIAGRAM

20

cero=0,uno=1,dos=2,tres=3,cuatro=4,cinco=5;

SET cuenta=[SB2,SB1,SB0];

END DEFINITION

Se define el set cuenta como
el conjunto de los bits de estado

BEGIN EQUATIONS
cuenta.c=reloj;
END EQUATIONS
Se asigna la entrada reloj (pin 1)
como el
reloj para los bits de estado

BEGIN STATE_DIAGRAM cuenta(SB2,SB1,SB0)

STATE ALL: IF rst THEN cero;

STATE cero: IF cnt THEN uno;
STATE uno: IF cnt THEN dos;
STATE dos: IF cnt THEN tres;
STATE tres: IF cnt THEN cuatro;
STATE cuatro: IF cnt THEN cinco;
STATE cinco: IF cnt THEN cero; END STATE_DIAGRAM {
Final del diagrama de estados }
Inicio del diagrama de
estados.
No importa el estado actual, si
rst=1 pasa al estado cero

De esta manera podemos implementar muchos circuitos secuenciales sencillos en OPAL
para programarlos en un PLD como una GAL sin la necesidad de realizar un diagrama de
estado siguiente y simplificar las ecuaciones para cada flip-flop. Adems OPAL nos permite
simular nuestro diseo al igual que con un circuito combinacional antes de programar un
PLD.

3.8.1 DISEO DE CIRCUITOS COMBINACIONALES
Los siguientes son los pasos necesarios para escribir el cdigo en OPAL que permite definir
el comportamiento de un circuito combinacional a travs de su tabla de verdad.

1. BEGIN HEADER
{Esta directiva nos permite escribir cualquier tipo de informacin que identifique nuestro
cdigo}
END HEADER

2. BEGIN DEFINITION

21

{Esta directiva nos abre el campo que nos permite declarar el dispositivo que utilizaremos,
nuestras variables de entrada y de salida.}
DEVICE GAL22V10;
{Especificamos el dispositivo en que programaremos nuestro diseo terminando con
punto y coma}
INPUTS a=5, b=6, c=7;
{Esta palabra reservada nos permite declarar las variables de entrada de nuestro circuito
combinacional, si queremos asignarle pines debemos igualar la variable al nmero de pin
en el que queramos que est teniendo cuidado de que ste sea vlido como entrada}
OUTPUTS(com) x=15, y=16 ,z=17;
{Esta palabra reservada nos habilita la declaracin de las variables de salida de nuestro
circuito, le agregamos (com) para indicar que se tratan de salidas combinacionales, y al
igual que en las entradas podemos asignarles un pin}
END DEFINITION

3. BEGIN TRUTH_TABLE
{Esta directiva nos abre el campo para poder escribir nuestra tabla de verdad}
TTIN a,b,c;
TTOUT x,y,z;
{Las palabras reservadas TTIN y TTOUT nos sirven para especificar cuales son nuestras
variables de entrada y de salida respectivamente a nuestra tabla de verdad, as como el
orden en que capturaremos sus valores}
000 000
001 001
010 010
011 011
100 100
101 101
110 110
111 111
{En esta parte escribimos tal cual nuestra tabla de verdad iniciando con las variables de
entrada y despus las de salida en el mismo orden en que las escribimos despus de las
palabras reservadas TTIN y TTOUT}
END TRUTH_TABLE

ahora mostramos a modo de lista los pasos necesarios para describir un circuito en OPAL
mediante ecuaciones:

1. BEGIN HEADER
{Esta directiva nos permite escribir cualquier tipo de informacin que identifique
nuestro cdigo a modo de encabezado}
END HEADER


22

2. BEGIN DEFINITION
{Esta directiva nos abre el campo que nos permite declarar el dispositivo que utilizaremos,
nuestras variables de entrada y de salida.}
DEVICE GAL22V10;
{Especificamos nuestro dispositivo terminando con punto y coma}
INPUTS a=5, b=6, c=7, d=8;
{Esta palabra reservada nos permite declarar las variables de entrada que nos servirn
para formar nuestras ecuaciones, si queremos asignarle algn pin en especial, debemos
igualar la variable al nmero de pin en el que queramos que est.}
OUTPUTS(com) w=15, x=16, y=17, z=18;
{Esta palabra reservada nos habilita la declaracin de las variables de salida, es decir, a lo
que sern igualadas nuestras ecuaciones, le agregamos (com) para indicarle al
sintetizador que nuestro circuito es combinacional.}
SET in1=[a,b];
SET in2=[c,d];
{OPAL nos permite declarar sets de variables. Estos son nombres con los que nos
referimos a un conjunto de variables y nos ayuda a trabajar con mltiples entradas
salidas al mismo tiempo}
END DEFINITION
{Como podemos ver hasta ahora, el cdigo es idntico al que utilizamos para la tabla de
verdad}

3. BEGIN EQUIATIONS
{Esta directiva nos abre el campo para poder escribir nuestras ecuaciones}
Nodo1=a*b*c;
{OPAL nos permite declarar nodos en nuestro programa, los cuales slo se usan dentro de
nuestro dispositivo, no tienen una salida en ningn pin. Si utilizamos nodos, es
recomendable declararlos antes de nuestras ecuaciones para llevar un orden, pero esto no
es un requisito}
w=a+b;
x=(a+b)$(/c*b);
y=(a==c);
{OPAL permite las operaciones lgicas: AND (*), OR (+), XOR ($), NOT (/) y comparaciones
como igual (==), diferente (!=), menor (<), mayor (>), menor igual (<=) y mayor igual
(>=); as como agrupar trminos con el uso de parntesis}
z=(in1==in2);
{Tambin es posible trabajar con sets en lugar de variables. De esta manera se facilita la
captura de las ecuaciones ya que podemos comparar varios bits a la vez}
END EQUATIONS

23

4. EJEMPLOS ILUSTRATIVOS CON OPAL Y PLDS
4.1 EJEMPLO 1 TOLDO AUTOMTICO

Disee el circuito de control para el toldo de una terraza de una vivienda. El toldo tiene la
funcin tanto de dar sombra como de proteger del viento y de la lluvia. As que es un
toldo resistente al viento y a la lluvia, manteniendo la terraza seca en los das de lluvia.
Para el circuito de control tenemos las siguientes entradas:
Seal S: Indica si hay sol
Seal L: Indica si llueve
Seal V: Indica si hay mucho viento
Seal F: Indica si hace fro en el interior de la casa.
Segn los valores de estas entradas se bajar o subir el toldo. Esto se realizar mediante
la seal de salida BT (Bajar Toldo). Si BT='1' indica que el toldo debe estar extendido
(bajado) y si BT='0' indica que el toldo debe estar recogido (subido).El sistema se muestra
en la figura
|
El circuito que acciona el toldo que debe funcionar segn las siguientes caractersticas:
Independientemente del resto de seales de entrada, siempre que llueva se debe
de extender el toldo para evitar que se moje la terraza. No se considerar posible
que simultneamente llueva y haga sol.

24

Si hace viento se debe extender el toldo para evitar que el viento moleste. Sin
embargo, hay una excepcin: an cuando haya viento, si el da est soleado y hace
fro en la casa, se recoger el toldo para que el sol caliente la casa.
Por ltimo, si no hace viento ni llueve, slo se bajar el toldo en los das de sol y
cuando haga calor en el interior, para evitar que se caliente mucho la casa.

Diagrama UML de casos de uso.

BT(Bajar
Toldo)
Extender toldo
Recojer toldo
Llueve
No llueve
Hace Viento
No hace viento
Hace frio en la
Casa
No hace frio en la
Casa
Hace Sol
<extend>
<extend>
<extend>
<include>
<include>
<extend>
<include>
<include>
<include>

25

Diagrama UML de Secuencia.

Extender Toldo Recojer Toldo
llueve
No hace frio en
Casa
no llueve
BT(Bajar
Toldo)
No hay viento
Hay Viento
Hay Sol
Hay Sol
Hace frio en Casa

26

Tabla de verdad
S L V F BT
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
REDUCCIN DE LA FUNCIN POR MAPAS K


27

FUNCIN
BT=

PROGRAMA EN OPAL

Siguiendo los pasos anteriormente enunciodos en los dos ejerciocios anteriores veremos
las capturas de pantalla y la simulacion para ver que con la tabla de verdad cumpla con las
salidas.
FUNCION BT=


28


29


30


31

Como podemos ver en este ejemplo y segn la tabla de verdad S=0, V=1, L=1 y F=1 la
salida Y=1; lo que cumple con nuestra funcn.


32

4.2. EJEMPLO RIEGO AUTOMATICO

El sistema de riego mostrado en la figura se accionara la bomba solamente cuando la
tierra est seca, pero antes debe comprobar las siguientescondiciones:
Para evitar que la bomba se estropee por funcionar en vaco, nunca se
accionar la bomba cuando el depsitode agua est vaco.
Si hay restricciones en el riego (poca de verano), slo se podr regar de
noche.
En el resto del ao (si no hay restricciones) se podr regar de da y de noche
(si la tierra est seca).

Para la implementacin del circuito se dispone de las siguientes entradas:
o S: Seal que indica si la tierra est seca
Tierra seca: S=1; Tierra hmeda: S=0
o R: Seal que indica si hay restricciones en el riego (es verano)
Hay restricciones: R=1; No hay restricciones R=0
o D: Seal que indica si es da o de noche
Da: D=1; Noche: D=0
o V: seal que indica si el depsito de agua est vaco
Vaco: V=1; Hay Agua: V=0

33

Diagrama UML de casos de uso.

Circuito
de Control
de riego
Bomba activada
Bomba desactivada
Deposito de Agua
Lleno
Deposito de Agua
Vacio
Calendario Sin
Restricciones
Tierra seca
Calendario con
Restricciones
Tierra Humeda
Noche
<extend>
<include>
<extend>
<extend>
<extend>
<include>
<include>
Da
<include>
<include>

34

Diagrama UML de Secuencia.

Bomba
desactivada
Bomba activada
Tierra Humeda
Calendario
con restriccin
Circuito
de
Control
de riego
Es Noche
Es Da
D
e
p
o
s
ito
d
e
A
g
u
a

V
a
c
ia
Calendario
con restriccin
Tierra Seca
Deposito
con Agua
Calendario
sin restriccin
Tierra Seca
Deposito
con Agua

35

Tabla de verdad
S R D V BOMBA
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

REDUCCIN DE LA FUNCIN POR MAPAS K


36

FUNCIN
BOMBA DE AGUA=

FUNCION Y=


37


38


39


40

Como podemos ver en la simulacion con las condiciones S=1, R=0, D=0 y V=0 la salida Y=1.

4.3. EJEMPLO 3 MUX DE 16 A 1

El siguiente ejercicio es un multiplexor de 16 entradas con una salida


41

En la programacin debemos sealar el nombre de nuestro proyecto
Las variables que vamos a usar, dependiendo del chip que usemos:
CHIP PAL20C1 22 pines
CHIP GAL16V8 20 pines
Definimos pines GND y VCC
Y por ltimo la funcin que queremos que se genere con nuestro programa.
Nombre y CHIP a
Variables
Funcin

42

A continuacin debemos grabar nuestro proyecto con el nombre que anteriormente le
dimos en la programacin con la extensin .EQN

43

Luego de que nuestro archivo esta con la extensin .EQN debemos grabarlo como .JED
para lo que nos dirigimos al men Modules y escogemos la opcin EQN2JED y
procedemos a guardar nuestro proyecto con la extensin .JED con el mismo nombre

44

anteriormente asignado.

Presionamos RUN para ejecutar nuestro .EQN si no existe ningn problema se nos
desplegara una ventana como la que veremos a continuacin.

En esta imagen vemos que se nos presenta las entradas y las salidas y tambin vemos
que se nos acaba de generar un archivo con el mismo nombre pero con la extensin
.LOG

45

Ahora vamos a la ventana Modules y presionamos en JED2CKT.

Aqu procedemos a grabar con el mismo nombre pero con la extensin .JED y presionamos
RUN.

46

Si no existe ningn problema se nos presenta una pantalla como esta.

Luego nos vamos al men View donde ponemos CKT File.

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En esta ventana vemos que estn todas nuestras entradas las cuales les podemos poner
valores para la simulacin .

Para este ejemplo como es un MUX 16 a 1 ingresaremos los valores de cada entrada, y los
valores de nuestros selectores S1, S2, S3 y S4.

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Para la simulacin vamos al men Simulate y escogemos la segunda opcin, donde
escogemos nuestro archivo .CKT

Y por ultimo podemos ver como en la simulacin cumple con la funcin de un MUX.


49

4.4. EJEMPLO 4 MUX de 4 a 1

El siguiente ejercicio es un multiplexor de 4 entradas con una salida

En este caso usaremos el CHIP GAL16V8 por lo que tenemos 20 pines.

50

Generamos nuestro archivo .EQN

Verificamos que no tengamos errores.

51

Generamos nuestro .JED

Ingresamos los valores para nuestra simulacin.

52

Escogemos nuestro archivo .CKT

Escogemos nuestro archivo .LST para iniciar la simulacin.


53

Observamos que cumple con lo establecido en un MUX 4 a 1
4.5. EJEMPLO5 OPL A EQN

5. REQUISITOS DE SOFTWARE

Para el desarrollo del presente trabajo de investigacin se necesitan los siguientes pre
requisitos para la realizacin de los distintos ejercicios.
PROCESADOR:


54

SISTEMA OPERATIVO

MEMORIA(2 GIGAS)

SOFTWARE OPAL

6. CRONOGRAMA DE ACTIVIDADES


55

7. CONCLUCIONES

8. RECOMENDACIONES

9. APLICACIONES

10. BIBLIOGRAFA.

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