UCSC Arquitectura Comp Diapo Unidad 01 Rev02

Arquitectura de computadores
2014-2
Unidad 1: Introduccin
MSc. Hugo Garcs Hernndez
hugarces@udec.cl
Temas
Historia de la computacin
Clasificacin general de computadores
Repaso sistemas digitales:
Representacin numrica
Alge!ra !ooleana
"unciones logicas # circuitos com!inacionales
A$U
Circuitos secuenciales # flip-flops
Arquitectura de Computadores 2014-2 2
$os a%ances en la tecnolog&a inform'tica( respaldado por la $e# de )oore(
*an dado paso a di%ersas # no%edosas aplicaciones:
$as computadoras en los autom%iles
$os telfonos celulares
+ro#ecto del genoma *umano
,orld ,ide ,e!
)otores de !-squeda
$os ordenadores o computadores son omnipresentes en pr'cticamente
todas las acti%idades de nuestra poca
Arquitectura de Computadores 2014-2 .
/0nde aun no usamos la computacin1
2l mercado de los procesadores
2l n-mero de telfonos celulares( computadoras
personales # tele%isores fa!ricado entre 1334- 20045
$as %entas de celulares superaron los +Cs por slo un
factor de 1(4 en 1334( pero la relacin aument a 4(6
en 20045 A medida que la po!lacin mundial
aumenta # se estim 7548 en 2004( *a!&a
apro9imadamente 1 +C( 252 telfonos celulares( # 2(6
tele%isores por cada oc*o personas en el planeta5
Una encuesta de 2007 en 2stados Unidos re%el que
pose&an un promedio de 12 aparatos electrnicos
:con computadores de diferentes tipos;( entre ellos
tres tele%isores( 2 ordenadores # otros equipos como
consolas de %ideo<uegos( reproductores de )+. #
telfonos celulares5
)
i
l
l
o
n
e
s

e
q
u
i
p
o
s
Capacidad de memoria
Crecimiento de la capacidad de una 0RA)5 $a industria cuadruplic la capacidad casi cada tres a=os(
un aumento del 70> por a=o( durante 20 a=os5 0esde apro95 2l a=o 2000( la tasa se *a ralenti?ado #
es algo m's cercano a duplicar cada dos a=os5
Capacidad de procesador
Antes de mediados de 13@0( el crecimiento era del 26> anual5 0espus de!ido a arquitecturas de procesadores #
estructuras organi?ati%as m's a%an?adas( la tasa de crecimiento aumenta alrededor del 62>5 Actualmente( se *a
frenado la tasa de crecimiento en el rendimiento del monoprocesador de!ido a limitaciones de potencia( latencia de
memoria # paralelismo a ni%el de instruccin5
Aendencias de potencia
"recuencia del relo< # potencia consumida para los microprocesadores Intel 9@75 2l +entium 4 dio un salto en
la frecuencia del relo< # la potencia( pero no tanto en el rendimiento5 +ro!lemas trmicos condu<eron a la
o!solescencia de la l&nea +entium 45 $a l&nea Core 2 retorna a una arquitectura mas sencilla con frecuencias
de relo< m's !a<as # m-ltiples procesadores por c*ip5
Arquitectura de Computadores 2014-2 @
Clasificacin general de computadores
Clasificacin general
Tipo de computadores Cualidades
2scritorio :0esBtop; +ropsito general
Cariedad de softDare soportados
Compensacin al costoErendimiento
Fer%idor 8asada en uso en red
0e alta capacidad( rendimiento # fia!ilidad
Car&an desde peque=os a grandes ser%idores
2m!e!ido o integrado Gculto como componente del sistema
2strictas limitaciones de potencia( rendimiento
# costo
Resumen sistemas digitales
/+or qu no se utili?a la !ase 10 para representar
a los n-meros1
2s una numeracin dif&cil de almacenar5
$a 2HIAC :primera computadora; utili? 10 !ul!os
:tu!o al %ac&o; por cada d&gito5
Fe necesita alta precisin para codificar se=ales de 10
ni%eles en una simple alam!re o medio de
comunicacin de un solo canal5
2s dif&cil de implementar funciones lgicas digitales
como son suma # multiplicacin( con transistores5
Representacin numrica de !ase 2
1621.
10
se presenta como 11101101101101
2
1520
10
se representa como
150011001100110011I0011JK
2
15621.10
4
se representa como
151101101101101
2
2
1.
Implementacin electrnica
"'cil de almacenar con elementos !i-esta!les
:transistores;5
0isponi!le de ser transmitida en medios ruidosos
:comunicaciones digitales;
Implementacin directa de funciones aritmticas5
"ormato de datos: !inario sin signo5 0ado un
n-mero de n !its
0
0
1
1
2 n
2 n
1 n
1 n
2 x 2 x 2 x 2 x x + + + + =

L
Rango: 0 a L2
n
M 1
2<emplo
0000 0000 0000 0000 0000 0000 0000 1011
2
N 0 L K L 1O2
.
L 0O2
2
L1O2
1
L1O2
0
N 0 L K L @ L 0 L 2 L 1 N 11
10
+or tanto( con .2 !its
0 to L4(234(374(236
"ormato de datos !inario complemento a dos:
0ado un n-mero de n !its
0
0
1
1
2 n
2 n
1 n
1 n
2 x 2 x 2 x 2 x x + + + + =

L
Rango: M2
n M 1
a L2
n M 1
M 1
2<emplo
1111 1111 1111 1111 1111 1111 1111 1100
2
N M1O2
.1
L 1O2
.0
L K L 1O2
2
L0O2
1
L0O2
0
N M2(144(4@.(74@ L 2(144(4@.(744 N M4
10
Usando .2 !its
M2(144(4@.(74@ to L2(144(4@.(744
Arquitectura de Computadores 2014-2 1.
"ormato de datos !inario complemento 2 :
8it .2 representa !it de signo
1 para n-meros negati%os
0 para n-meros no negati%os
M:M2
n M 1
; no puede ser representado con .2 !its
Fe=ales de comunicacin digital
Representacin seal en RS!"! #comunicacin serial$% caso ideal sin ruido
0.0V
0.5V
2.8V
3.3V
0 1 0
Representacin seal en RS!"! #comunicacin serial$% caso real ruidoso
Fe=ales de comunicacin digital
Codificacin de %alores de !#tes
8#te N @ !its
8inario 00000000
2
a
11111111
2
0ecimal 0
10
a 266
10
He9adecimal 00
17
a ""
17
Representacin numrica !ase 17
Utili?a los caracteres P0Q a P3Q # PAQ a
P"Q
25g5 Fe escri!e "A10.48
17
en C
como 09"A10.48 RR S 09fa1d.4!
& & &&&&
' ' &&&'
! ! &&'&
" " &&''
( ( &'&&
) ) &'&'
* * &''&
+ + &'''
, , '&&&
- - '&&'
. '& '&'&
/ '' '&''
C '! ''&&
0 '" ''&'
1 '( '''&
2 ') ''''
He3 0ecimal /inario
Codificacin de %alores de !#tes
+ala!ras de las m'quinas
$as m'quinas tienen un Ttama=o de pala!raU
Aama=o nominal de datos con %alores enteros( Inclu#endo
direcciones
$a ma#or&a de las m'quinas son de .2 !its :4 !#tes;
Fu direccin se limita a 4 V8
Fiendo mu# lentas para aplicaciones de memoria
intensi%a
Fistemas m's sofisticados son de 74 !its :@ !#tes;
+ueden potencialmente direccionar 15@ 10
13
!#tes
$as m'quinas soportan m-ltiples formatos de datos
"racciones o m-ltiplos de tama=o de pala!ra
Fiempre n-meros enteros de !#tes
$as direcciones de una memoria especifican
locali?aciones de 8#tes
Fe da la direccin del primer !#te en la pala!ra
$as direcciones de pala!ras sucesi%as difieren en 4 !#tes :.2
!its; u @ !#tes :74 !its;
Aama=o de un puntero determina espacio de
direcciones
Con H !its de direcciones se direccionan desde 0 a 2
H-1
!#tes
0000
0001
0002
0003
0004
0005
0006
0007
0008
0009
0010
0011
32-bit
Words
Bytes Addr.
0012
0013
0014
0015
64-bit
Words
Addr
=
??
Addr
=
??
Addr
=
??
Addr
=
??
Addr
=
??
Addr
=
??
0000
0004
0008
0012
0000
0008
+ala!ras de las m'quinas
4roc. 5ntel "! 6its
c*ar: 1 !#te
s*ort int: 2 !#tes
int: 4 !#tes
long int: 4 !#tes
long long int: @ !#tes
c*ar W: 4 !#tes
float: 4 !#tes
dou!le: @ !#tes
long dou!le: 10 !#tes
4roc. 5ntel 3,**( 6its
c*ar: 1 !#te
s*ort int: 2 !#tes
int: @ !#tes
long int: @ !#tes
long long int: @ !#tes
c*ar W: @ !#tes
float: 4 !#tes
dou!le: @ !#tes
long dou!le: 17 !#tes
Tipos de datos en lengua7e C8
Xlge!ra 8ooleana
"ue desarrollada por Veorge 8oole en el siglo 13
2s una representacin alge!r'ica de la lgica !inaria
Codifica T%erdaderoU como 1 # TfalsoU como 0
.%/ 9
00 0
01 0
10 0
11 1
.%/ :
00 0
01 1
10 1
11 1
. ;
0 1
1 0
.%/ <
00 0
01 1
10 1
11 0
=R
.:/ > ' cuando
. > ' o /> '
.?0
.9/ > ' cuando
. > ' @ / > '
?=T
A. > ' cuando . > &
B=R
.</ > ' cuando
. > ' o / > '% pero no am6os
Xlge!ra 8ooleana
Y0( 1Z( [( \( ]( 0( 1 forma un T'lge!ra de 8ooleU
GR es la operacin de TsumaU
AH0 es la operacin de TproductoU
] 2s la operacin de complemento :in%erso no
aditi%o;
0 2s la identidad de la suma
1 2s la identidad del producto
Xlge!ra 8ooleana
2unciones lgicas 6sicas
Aplicaciones del 'lge!ra de 8oole
"ue aplicado a sistemas por Claude F*annon
2n su tesis de )estr&a del )IA en 13.4
Ra?on acerca de redes de rele%adores con interruptores
Fe codificaron los interruptores cerrados como 1 # los interruptores a!iertos
como 0
A
~A
~B
B
Se conecta cuando
.9A/ : A.9/ > .</
A&~B
~A&B
Representacin digital del 'lge!ra
!ooleana
Representacin digital del 'lge!ra
!ooleana
2<emplo alge!ra !ooleana
:1;: simplificacin
2<emplo alge!ra !ooleana
:2;: "N^L_Q`
Xlge!ra !ooleana general
Gperaciones so!re %ectores de !its
$as operaciones son aplicadas !it por !it
Aodas las propiedades del 'lge!ra !ooleana
se aplican
01101001
& 01010101
01000001
01101001
| 01010101
01111101
01101001
^ 01010101
00111100
~ 01010101
10101010
01000001 01111101 00111100 10101010
Arquitectura de Computadores 2014-2 .0
A$U
$a A$U :unidad aritmtico-lgica; es el dispositi%o que se encarga de
reali?ar:
Gperaciones aritmticas :suma( resta( etc5;5
Gperaciones lgicas :and( or( 9or( etc5;5
Fu salida depende e9clusi%amente de su entrada actual # no de entradas
anteriores :no es secuencial;
Componente de A$U: )ultiple9or
2l multiple9or :mu9; tiene 2
n
entradas de datos( n !its de seleccin # una
salida5
$os !its de seleccin se usan para decidir cu'l entrada pasa a la salida5
Ho opera so!re la entrada( solo la selecta de acuerdo a los !its de
seleccin o control
)u9 !'sico: 2 a 1
Componente de A$U: )ultiple9or
)u9 4 a 1
)u9 @ a 1
S1
S0
S2
S1
S0
S' S& C
0 0 A
0 1 8
1 0 C
1 1 0
S! S' S& C
0 0 0 A
0 0 1 8
0 1 0 C
0 1 1 0
S! S' S& C
1 0 0 2
1 0 1 "
1 1 0 V
1 1 1 H
Arquitectura de Computadores 2014-2 ..
Componente de A$U: Fumador
completo o full adder
Fumador completo :full adder; de 1 !it:
2ntradas: dos n-meros de 1 !it # un !it de carr# de entrada5
Falidas: la suma de 1 !it # un !it de carr# de salida5
Componente de A$U: Fumador
completo o full adder
Fuma N a ! Carr#In
Carr#Gut N :a a Carr#In; L :! a Carr#In; L :a a !;
N :a L !; a Carr#In L :a a !;
A$U !'sica: 1 !it
0os operaciones: AH0 # GR5
Un !it para seleccionar la operacin :!it de
control;5
Operacin Salida
0 a b
1 a + b
. operaciones: AH0( GR # suma5
2 !its para seleccionar la operacin :!it de
control;5
Operacin Resultado CarryOut
00 a b X
01 a + b X
10 a b
CarryIn
(a + b) CarryIn +
(a b)
11 X X
A$U !'sica de 1 !it con sumador
Agregando operaciones a la A$U
Agregar la resta a M b5
a M b a L b si b est' en complemento a 25
2l complemento a dos de b se encuentra
sumando 1 al complemento a uno de b5
2l complemento a uno de b se encuentra
negando a b5
a M b N a L :Mb; N a L :bb L 1; N a L bb L 1
2l 1 de la suma %iene en Carr#In5
Arquitectura de Computadores 2014-2 .@
A$U de 1 !it con mas operaciones
4 operaciones: AH0( GR( suma # resta5
2 !its para seleccionar la operacin5
Un !it e9tra para diferenciar entre la suma # la
resta5
2n la resta( Carr#In es 15
A$U de 1 !it con AH0( GR( suma #
resta
A$U de 1 !it con AH0( GR( suma #
resta5 Aa!la de %erdad
Operacin Binvert CarryIn Resultado CarryOut
00 X X a b X
01 0 X a + b X
10 0 X a b CarryIn (a + b) CarryIn +
(a b)
10 1 0 X X
10 1 1 a b a + b
11 X X X X
Agregamos la operacin HGR:
b:a L b;
$e# de 0e)organ:
b:a L b; N ba a bb
$a A$U #a puede calcular a a b # bb5
Hace falta poder calcular ba5
6 operaciones: AH0( GR( HGR( suma # resta5
2 !its para seleccionar la operacin5
8in%ert diferencia entre la suma # la resta5
2n la resta( Carr#In es 15
Ain%ert # 8in%ert diferencian entre AH0 #
HGR5
A$U de 1 !it
A$U de 1 !it
Operacin Ainvert Binvert CarryIn Resultado CarryOut
00 0 0 X a b X
00 1 1 X a b X
01 0 0 X a + b X
10 0 0 X a b
CarryIn
(a + b) CarryIn +
(a b)
10 0 1 0 X X
10 0 1 1 a b a + b
11 X X X X X
A$U de .2 !its
/Cmo se genera una A$U de .2 !its1
Con .2 A$Us de 1 !it5
Carr#Gut de la A$U
i
se conecta a Carr#In de la
A$U
i+1
5
2n la resta Carr#In A$U
0
se conecta a 15
$as entradas $ess de la A$U
1
a la A$U
.1
se ponen a
05
$a entrada $ess de la A$U
0
se conecta a la salida
Fet de la A$U
.1
5
2n la resta Carr#In de la A$U
0
se conecta a 15
A$U de .2 !its
A$U para los !its 0 al .0
Arquitectura de Computadores 2014-2 4@
A$U para el !it .1 :)F8;
0iagrama # ta!la de la A$U
Lneas de
control
Funcin
C
3
C
2
C
1
C
0
0 0 0 0 AND
0 0 0 1 OR
0 0 1 0 suma
0 1 1 0 resta
0 1 1 1 set on less than
1 1 0 0 NOR
C
3
= Ainvert
C
2
= Bnegate
cu es el G%erfloD111
2l o%erfloD ocurre cuando el resultado de una operacin no se puede
representar en el *ardDare5
Con 4 !its( el rango de enteros con signo( usando complemento a dos para
los negati%os( es de -@ a L45
$a suma 6 L 7 genera o%erfloD5
$a resta -6 M 7 genera o%erfloD5
Fumando 6 L 7 con 4 !its:
0101 :L6;
L 0110 :L7;
-------------
1011 :-6; derrore
Restando -6 M 7 con 4 !its:
1011 :-6;
L 1010 :-7;
------------
0101 :L6; derrore
0etectando o%erfloD
2l o%erfloD ocurre en la suma cuando:
Al sumar dos positi%os el resultado es negati%o5
Al sumar dos negati%os el resultado es positi%o5
2l o%erfloD ocurre en la resta cuando:
Al restar un negati%o de un positi%o el resultado es negati%o5
Al restar un positi%o de un negati%o el resultado es positi%o5
Operacin A B Resultado indicando
overflow
A + B 0 0 < 0
A + B < 0 < 0 0
A B 0 < 0 < 0
A B < 0 0 0
0etectando o%erfloD
)todo o!%io: re%isar los signos de los operandos # del resultado5
Fi los operandos son positi%os( re%isar que el resultado sea positi%o5
$os dem's casos se *acen igual5
)todo no :tan; o!%io: si el carr# de entrada es distinto al carr# de salida
en el !it mas significati%o( se gener o%erfloD5
2n un circuito secuencial( la salida depende en cada instante no slo del
%alor de las entradas sino tam!in de los estados anteriores del circuito
0ef5: estado de un circuito secuencial
Con<unto de %aria!les !inarias( finito( que en cualquier momento contienen la
informacin precisa acerca del TpasadoU( necesarias para e9plicar el
funcionamiento del circuito
CIRCUITO
COMBINACIONAL
MEMORIA
E
T
Q
T-T
Q
T
S
T
=f(E
T
,Q
T-T
)
Variables de
esad! i"er"!
U"idad b#si$a de %e%!ria&
biesables
2n un circuito secuencial( la salida depende en cada instante no slo del
%alor de las entradas sino tam!in de los estados anteriores del circuito
0ef5: estado de un circuito secuencial( son un con<unto de %aria!les !inarias
finitas( que en cualquier momento contienen la informacin precisa acerca del
TpasadoU( necesarias para e9plicar el funcionamiento del circuito
CIRCUITO
COMBINACIONAL
MEMORIA
E
T
Q
T-T
Q
T
S
T
=f(E
T
,Q
T-T
)
Variables de
esad! i"er"!
U"idad b#si$a de %e%!ria&
biesables
Cuando en un circuito secuencial( la
salida depende una se=al de relo< a
frecuencia fi<a( entonces este
circuito es sincrnico :respecto al
relo<;
R
F c
c
S R Q
T+T
' ' Q
T
' ( '
( ' (
( ( ')(

0: !orrado prioritario
1: inscripcin prioritaria
F :F2A;: pone a 1
R :R2F2A;: pone a 0
Aa!la de %erdad para R # F acti%as por ni%el alto
"lip-flop RF as&ncrono
Circuito de sincroni?acin por ni%el:
fFi C$gN1 la entrada pasa
fFi C$gN0 la entrada no pasa
R
F
F
F
c
c
C$g
F
R
+reset
Clear
2ntradas s&ncronas:
Act-an cuando lo permite la se=al de relo<
fF2A :pone a 1;
fR2F2A :pone a 0;
2ntradas as&ncronas:
Actuan instantaneamente
f+R2F2A:pone a 1;
fC$2AR :pone a 0;
"lip-flop RF s&ncrono
R
F
F
F
C$g
F
R
sin
C$g
C$g
sin
R
F
F
F
C$g
F
R
sin
C$g
C$g
sin
+eque=os pulsos de ni%el alto
coincidiendo con el Dlanco de
su6ida de C$g
+eque=os pulsos de ni%el alto
coincidiendo con el Dlanco de
6a7ada de C$g
C$g
C$g
Circuitos de sincroni?acin
g
h c
c
C$g
+r
Clr
f8iesta!le FiHCRGHG +GR "$AHCG
f2ntradas as&nronas +reset # Clear
fh: equi%alente a F
F
fg: equi%alente a R
F
fResuel%e la indeterminacin ante dos entradas s&ncronas acti%as
J K Q
T+T
' ' Q
T
' ( '
( ' (
( ( Q
T

"lip-flop hg s&ncrono
Arquitectura de Computadores 2014-2 6@
$a salida sigue a la entrada :la mantiene durante un pulso de relo<;
0 c
c
C$g
+r
Clr
C$g
0
c
g
h c
c
C$g
0
A partir de un hg
"lip-flop 0 s&ncrono
$a salida cam!ia con los flancos acti%os de la se=al de relo<
$A jHICA 2HARA0A 2F $A F2kA$ 02 R2$Gh
+r
c
c
C$g
Clr
C$g
c
g
h c
c
C$g
T1U
A partir de un hg
"lip-flop A s&ncrono
$a salida sigue a la entrada mientras la se=al de control est acti%a:
equi%alente a un 6iesta6le 0 actiEo por niEel
2 F
Ctrl
Ctrl
2
F
$atc*
"uncin principal de un contador: cuentan el n-mero de pulsos que *an
llegado por la se=al de relo<
T
F
C$g
T
F
T
F
T
F
c
A
c
8
c
C
c
0
CU2HAA 02FC2H02HA2
fFalidas c
i
en !iesta!les acti%os por
flanco de !a<ada encadenados por la
salida c
fFalidas ci en !iesta!les acti%os por
flanco de su!ida encadenados por la
salida c
CU2HAA AFC2H02HA2
fFalidas c
i
en !iesta!les acti%os por
flanco de !a<ada encadenados por la
salida c
fFalidas ci en !iesta!les acti%os por
flanco de su!ida encadenados por la
salida c
Aplicacin de cto5 secuencial: contadores

UCSC Arquitectura Comp Diapo Unidad 01 Rev02

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