Control de Lectura 2

Diapositiva 1
6.071 Lgica digital 1

Biestables
Q
Q
S R Q Q
0
0
1
1
0
1
0
1
Q
0
1
0
Q
1
0
0
retener
poner a cero
poner a uno
no utilizado
Biestable SR NO-O cruzado
Puesta a cero
Puesta a uno
Q
Q
S R Q Q
0
0
1
1
0
1
0
1
1
0
1
Q
1
1
0
Q
no utilizado
puesta a cero
puesta a uno
retener
Biestable SR NY cruzado
Puesta a cero
Puesta a uno

Universidad Privada Antenor Orrego 1
Ing. Nelson Lucio Carranza Medina
Diapositiva 2

Biestable NY SR sincronizado disparado por nivel
RELOJ S R Q Q
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Q
Q
Q
Q
0
0
1
Q
Q
Q
Q
Q
0
1
0
Q
retener
retener entradas SR
retener deshabilitado
retener
retener
puesta a 0 entradas SR
puesta a 1 habilitado
indeterminado
R
S
Q
Q
RELOJ NY
puertas habilitadas
Biestable SR
0
0
0
0
1
1
1
1

Diapositiva 3

Biestables SR disparados por margen
Los biestables de disparo por nivel se pueden hacer ms flexibles (en
cuanto al control del tiempo) conviertindolos en biestables disparados
por margen. stos slo muestrean las entradas bien en el flanco del
reloj positivo o bien en el negativo. Esta conversin se puede realizar
haciendo pasar la seal del reloj por una red de disparo por nivel de
generacin de impulsos y tomando la correspondiente salida como la
seal sincronizada.
puerta retardo
X
Y
Z
RELOJ
RELOJ
Y
X
Z
Disparado por margen positivo
puerta retardo
X
Y
Z
RELOJ
RELOJ
RELOJ
Y
X
Z
RELOJ
Disparado por margen negativo

Diapositiva 4

Smbolos de biestables disparados por nivel y por margen
S
RELOJ
R
Q
Q
Q
Q
S
RELOJ
R
S
RELOJ
R
Q
Q
Q
Q
S
RELOJ
R
S
RELOJ
R
Q
Q
Q
Q
S
RELOJ
R
salida invertida
(complemento)
la ausencia de tringulo
indica disparado por nivel
ausencia de crculos
indica entrada alta
activa
ausencia de crculo junto al
tringulo significa entrada
disparada por margen
el tringulo indica
disparado por margen
disparado por margen
crculo junto al tringulo significa
entrada negativa disparada por margen

Diapositiva 5

Biestables tipo D
NY a modo
de inversor
Biestable RS
R
S
Q
Q D
D (datos)
Biestable tipo D bsico
D Q Q
0
1
0
1
1
0
Puesta a 0
Puesta a 1
D
Q
Q
Q
smbolo lgico

Diapositiva 6

Circuito divisor por dos
RELOJ
D Q
Q
RELOJ
Nota: detector de flancos

Q
Q
D
En el flanco de impulso del reloj
Q pasa a D
Siempre que hay un impulso de reloj, Q pasa al valor anterior
de D. As, Q cambia (igual que D) pero cuando D cambia,
ya ha pasado el flanco.

Diapositiva 7

Indicador de inicio y parada
D
Q
Q D
Q
300
300
LED
rojo
Q
Q
D
verde
rojo
LED
verde

Diapositiva 8

Contador de divisor por dos
D
Q
Q
Q
RELOJ
Entrada
Entrada/2
RELOJ
D = Q
Q

Diapositiva 9

Sincronizador
D
Q
Q
Q
RELOJ
detener
iniciar
A
B A
D
Q
B
Retener Retener
puesta1 puesta1 puesta0

Diapositiva 10

Sincronizador 2
Hemos visto que la sincronizacin es importante y queremos sincronizar las seales.
D On/Off Q
Q
RELOJ
salida
reloj
flanco
D on
off off
Q
Q reloj
alineado con el reloj
pero no resultado
de la pulsacin

Diapositiva 11

Biestables JK
generador
pulsaciones
Reloj (C)
J
K
Z
Q
Q
disparado por
margen positivo
disparado por
margen negativo
Q
Q
Q
J
C
K
Q
Q
Q
J
C
K
disparado por margen negativo
disparado por margen positivo

Diapositiva 12

Biestables JK 2
0
R
S
0
R
in
es (0,X) la salida es alta; S
in
es
(0,1) la salida es alta.
todas las salidas son altas.
El problema es que no se puede "retener" esta condicin. La entrada
1,1 slo puede retener salidas de (0,1) o (1,0).

Diapositiva 13

Biestables JK 3
C J K Q Q
0
1
X
X
X
0
0
1
1
X
X
X
0
1
0
1
Q
Q
Q
Q
0
1
Q
Q
Q
Q
Q
1
0
Q
retencin
retencin
retencin
retencin
puesta 0
puesta 1
basculam.
C J K Q Q
0
1
X
X
X
0
0
1
1
X
X
X
0
1
0
1
Q
Q
Q
Q
0
1
Q
Q
Q
Q
Q
1
0
Q
retencin
retencin
retencin
retencin
puesta 0
puesta 1
basculam.
Disparado por margen positivo
Disparado por margen negativo

Diapositiva 14

Biestable JK con preseleccin y borrado
Q
PRE
K
RELOJ
Q
BOR
J

Diapositiva 15

(Disparado por margen negativo)
Q
Q
Q
J
C
K
PRE
BOR
PRE BOR REL J K Q Q
0
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
X
X
X
0,1
X
X
X
0
0
1
1
1
X
X
X
0
1
0
1
1
1
0
1
Q
0
0
0
Q
0
Q
0
0
1
1
Q
0
0
0
Q
0
Q
0
Preselec.
Borrado
no usado
retencin
puesta a 0
puesta a 1
basculam.
retencin
Q
0
= estado de Q antes del flanco descendente del reloj.

Diapositiva 16

(Disparado por margen positivo
Q
Q
Q
J
C
K
PRE
BOR
PRE CLR CLK J K Q Q
0
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
X
X
X
0,1
X
X
X
0
0
1
1
1
X
X
X
0
1
0
1
1
1
0
1
Q
0
0
0
Q
0
Q
0
0
1
1
Q
0
0
0
Q
0
Q
0
Preselec.
Borrado
no usado
retencin
puesta 0
puesta 1
basculam.
retencin
Q
0
= estado de Q antes del flanco ascendente del reloj.

Diapositiva 17

Contador de rizo MOD-16 / contador-divisor por 2,4,8,16
+5V
RELOJ
CLR
divisor por 2 divisor por 4 divisor por 8 divisor por 16
Q
0
Q
1
Q
2
Q
3
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
BO
RQ
Q J
K
PRE
(LSB) (MSB)
Q
0
Q
1
Q
2
Q
3
RELOJ
BORRADO
0000
0
0001
1
0010
2
0011
3
0100
4
0101
5
0110
6
0111
7
1000
8
1001
9
1010
10
1011
11
1100
12
1101
13
1110
14
1111
15
0000
0
0001
1

Diapositiva 18

Contador de rizo MOD-16, 2
+5V
RELOJ
BOR
Q
0
Q
1
Q
2
Q
3
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
Este circuito cuenta hasta 15 y luego deshabilita (todos los bits = 0).
Nota: si se usan las Q en lugar de las Q como bits continuos, el
contador contar hacia atrs desde 15 y desabilitar al llegar a 0.

Diapositiva 19

Q
0
Q
1
Q
2
Q
3
RELOJ
BORRADO
+5V
RELOJ
BOR
divisor por 2 divisor por 4 divisor por 8 divisor por 16
Q
0
Q
1
Q
2
Q
3
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
BOR
Q
Q J
K
PRE
(LSB) (MSB)
0000
0
0001
1
0010
2
0011
3
0100
4
0101
5
0110
6
0111
7
1000
8
1001
9
1010
10
1011
11
1100
12
1101
13
1110
14
1111
15
0000
0
0001
1
Contador sincrnico MOD-16

Diapositiva 20

Contador de 4 bits IC
La estructura interna del 7493 consta de cuatro biestables JK conectados
para suministrar secciones MOD-2 y MOD-8 separadas. Ambos estn
sincronizados por entradas de reloj distintas. El MOD-2 usa C
p0
como
su entrada de reloj, mientras que MOD-8 usa C
p1
.
14
1
2 3 12 9 8 11
C
p0
C
p1
Q
1
Q
2
Q
3
Q
0
7493
MR
1 2
MR
1
MR
2
Q
0
Q
1
Q
2
Q
3
H
L
H
L
H
H
L
L
L L L L
cuenta
cuenta
cuenta

Diapositiva 21

Contador reversible binario de 4 bits preseleccionable 74193
CP
U
CP
D
MR
PL
D
0
D
1
D
2
D
3
Q
0
Q
1
Q
2
Q
3
TC
U
TC
D
11 15 1 10 9
14 3 2 6
7
5
4
12
13
MR
1
PL C
pU
C
pD
D
0
D
1
D
2
D
3
Q
0
Q
1
Q
2
Q
3
TC
U
TC
D
H
H
L
L
L
H
H
L
X
X
L
L
L
L
H
H
X
X
X
L
H
H
H
L
H
L
X
X
H
H
X
X
L
H
H
L
X
X
X
X
L
H
H
L
X
X
X
X
L
H
H
L
X
X
X
X
L
H
H
L
X
X
L
L
L
L
H
H
L
L
L
L
H
H
L
L
L
L
H
H
L
L
L
L
H
H
H
H
H
H
L
H
H
H
L
H
L
H
H
H
H
H
Cuenta
Cuenta atrs
Puesta a 0
Carga paralela
cuenta
cuenta atrs
Entradas Salidas
H = nivel de voltaje alto; L = nivel de voltaje bajo; X = indiferente; = transicin ascendente de voltaje

Diapositiva 22

Diagramas de bloque de varios registradores variables
Serial entrada / Serial salida:
1 0 1 1 0 1 0 0
Serial entrada
0 1 0
Serial salida
0 0 1
Paralelo entrada / Serial salida:
1 0 1 1 0 1 0 0
Paralelo entrada
Serial salida
0 0 1
1 0 1 1 0 1 0 0
Serial entrada / Paralelo salida
:
1 0 1 1 0 1 0 0
Serial entrada
0 1 0
1 0 1 1 0 1 0 0
Paralelo salida

Diapositiva 23

Creacin de dispositivos
t
on
t
off
t
on
Algunos dispositivos que crean potencia:
Hay dos modos de destruccin
1.) t
on
a corto plazo es demasiado largo. Inmediatamente, el calor au-
menta demasiado. Supngase que no hay disipacin de calor durante t
on
.
2.) a largo plazo el ciclo de servicio
on
/t
off
es demasiado alto.
Prubense estas 2 condiciones
t
on
< t
max
t
on
/t
off
< ciclo de servicio
ON
ON
ON
reloj/n
reloj-t
c
periodo
arriba abajo puesta 0
cero? desbord.
MSB LSB
contador
n-bits
Si se desborda el rel electrnico
t
c
2
n
= t
max
Si se deshabilita cero, registrar
hasta siguiente flanco de ON.

Diapositiva 24

6.071 Digital Logic 24
Problema
Explicar por qu no es muy til un monoestable.
Resolver el problema usando
1 reloj 555
biestables, lgica simple
1 contador reversible
prstamo
transporte
borrado

Diapositiva 25

Registradores variables serial de entrada / serial de salida de 4 bits
1 0 1 1
Serial entrada
0 1 0
Serial salida
0 0 1
1 1 0 1
Serial salida
1 0 0
Serial entrada
0 1 0
Variacin izquierda
Variacin derecha
D
0
Q
0
RELOJ
f-f 0
D
1
Q
1
RELOJ
f-f 1
D
2
Q
2
RELOJ
f-f 2
D
3
Q
3
RELOJ
f-f 3
D
3
Q
3
RELOJ
f-f 0
D
2
Q
2
RELOJ
f-f 0
D
1
Q
1
RELOJ
f-f 0
D
0
Q
0
RELOJ
f-f 0
reloj
Serial
salida
Serial
entrada
reloj
Serial
Input
Serial
salida

Diapositiva 26

6.071 Digital Logic 26
Registrador variable de paralelo a serial
D
0
Q
0
RELOJ
f-f 0
D
1
Q
1
RELOJ
f-f 1
D
2
Q
2
RELOJ
f-f 2
D
3
Q
3
RELOJ
f-f 3
D
0
D
1
D
2
D
3
Inhibicin
RELOJ
RELOJ
VARIACIN /CARGA
VARIACIN
CARGA
Serial
SALIDA
Reloj
Inhibicin reloj
VARIACIN / CARGA
D
0
D
1
D
2
D
3
Serial salida
1 1 0 1
Inhibir Serial variacin

Diapositiva 27

Registrador variable de paralelo a serial
J
K
Q
RELOJ
J
K
Q
RELOJ
J
K
Q
RELOJ
J
K
Q
RELOJ
carga/variacin
reloj
Serial
salida
D
0
D
1
D
2
D
3

Diapositiva 28

Convertidor de datos serial a paralelo de 8 bits
V
CC
MR
D
Sb
D
Sa
RELOJ
MASA
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
Q
6
Q
7
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
3
4
5
6
10
11
12
13
2
5
6
9
12
15
16
19
3
4
7
8
13
14
17
18
RELOJ
MASA
Divide-by-8
counter
biestable
octal de
tipo D
palabra
paralela
de 8 bits
1 20 14
9
2
8
1
10 7
+5V
Entrada de
datos serial
reloj

Diapositiva 29

Interfaz serial a paralelo de 8 bits
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
11
12
13
14
3
4
5
6
0
0
1
0
0
1
1
0
Paralelo en
ASCII
&
0100110
Carga paralela
Reloj habilitado
reloj
PL
CE
RELOJ
DS MASA
1
15
2
Q
7
Q
7
V
CC
+5V
7
9
00100110
LSB sale
primero
Dispositivo serial
16
8 10


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6.071 Lgica digital 1

Nota: detector de flancos

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