UNIVERSIDAD DE TARAPAC

Escuela Universitaria de Ingeniera Elctrica y Electrnica

Laboratorio Electrnica II

N TTULO
1 Compuertas logicas


Apellidos, Nombre Alumnos OBSERVACIONES
1. Fuentes, Italo
2. Kukulis, Stavros

FECHA ENTREGA ASIGNATURA
14 / 07 / 2010 Electrnica II
PROFESOR: NOTA
Sr. Ramn Guirriman




1.- Objetivos
Analizar y comparar las caractersticas de circuitos inversores NMOS, CMOS y NJT.
Comparacin en implementaciones discretas e integradas.
2.- Trabajo Preliminar, Anlisis Terico.
a) Considerar el circuito inversor NMOS donde K=0.55ma/V
2
.

La caracterstica de transferencia de voltaje para esta compuerta es:


Fig 2.- Caracterstica de transferencia para inversor NMOS

V_Vin
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
V(RL:2)
0.5V
1.0V
1.5V
Fig 1.- Inversor NMOS

b) A partir del circuito analizado y considerando los tiempos de subida y bajada de este circuito
inversor cuando una seal cuadrada es aplicada a la entrada.
i.- El tiempo de subida del circuito depende de la magnitud del voltaje de alimentacin V
DD
?
Para analizar el comportamiento de la salida ene l inversor NMOS, se procedi a hacer un
anlisis paramtrico en Pspice, utilizando distintos niveles de tensin para la fuente de
alimentacin V
DD
(5V, 10V, 15V), obtenindose as los siguientes resultados:

De la simulacin se aprecia que el tiempo de subida no vara para distintos niveles de
V
DD
,.Aunque cabe sealar que el tiempo de bajada si se ve afectado a diferentes niveles de
tensin, esto es porque la capacitancia se carga al nivel mximo de V
DD
y provoca un retardo
cuando se descarga.
ii.- El tiempo de subida depende de los valores de la resistencia de drenador y/o de la
capacitancia a la salida?
Usando un anlisis paramtrico en Pspice, variamos la resistencia del drenador, dndole un
valor de 2.5k y 10k ohm.


Fig 4.- Salida del Inversor NMOS para diferentes resistencias de drenador.

Time
0s 50ns 100ns 150ns 200ns 250ns 300ns 350ns 400ns 450ns 500ns 550ns 600ns 650ns 700ns
V(Cp:2)
0V
2.0V
4.0V
6.0V
Fig 3.- Salida del Inversor NMOS para diferentes alimentaciones V
DD


Time
0s 50ns 100ns 150ns 200ns 250ns 300ns 350ns 400ns 450ns 500ns 550ns 600ns 650ns 700ns
V(C2:2)
0V
4V
8V
12V
16V
El mismo anlisis se hizo cambiando la capacitancia de salida.

De la simulacin se aprecia que a medida que se tiene una mayor resistencia de drenador y/o
una mayor capacitancia de salida, los tiempos de subida y baja se ven afectados. Esto se
produce porque aumenta la constante de tiempo, lo que provoca que el tiempo de carga y
descarga del condensador vare.
iii.- Si se conecta una resistencia en paralelo a la capacitancia de salida el tiempo de subida
aumenta o disminuye?

De la simulacin se aprecia que el tiempo de subida aumenta cuando se conecta una
resistencias en paralelo a la capacitancia de salida, entre mayor sea esta resistencia, el tiempo
de subida ser ms grande.
iv.- Qu parmetros determinan el tiempo de bajada?
El tiempo de bajada, al igual que el tiempo de subida, de la compuerta depende de los
parmetros de esta, especialmente de las capacidades parasitas de los transistores mosfet, la
resistencia en el drenador y adems el voltaje de alimentacin Vdd.


Fig 6.- Salida del Inversor NMOS para distintas resistencias en la salida.

Time
0s 5ns 10ns 15ns 20ns 25ns 30ns 35ns 40ns 45ns 50ns
V(Cp:2)
0V
2.0V
4.0V
6.0V
Fig 5.- Salida del Inversor NMOS para diferentes capacitancias de salida.

Time
0s 50ns 100ns 150ns 200ns 250ns 300ns 350ns 400ns 450ns 500ns 550ns 600ns 650ns 700ns
V(Cp:2)
0V
2.0V
4.0V
6.0V
c) Simule utilizando el Orcad Pspice. Obtenga la caracterstica de transferencia. Determine los
parmetros VOH, VOL, VIL, VIH y los mrgenes de ruido, NM (use los cursores para marcar la
informacin). Repita para VDD=10V. Cul fuente de alimentacin es mejor para proteccin de
voltajes de ruido que puedan alterar los niveles de salida? Estime las resistencia del MOSFET
cuando est ON (la salida est en nivel bajo).
Para la fuente de alimentacin V
DD
=5V, se tiene la siguiente caracterstica de transferencia.

Luego de la simulacin se puede calcular el margen de ruido de la compuerta:

Si aumentamos la fuente de alimentacin V
DD
a 10V, se obtiene lo siguiente:

Luego de la simulacin se puede calcular el margen de ruido de la compuerta:

Fig 8.- Caracterstica de transferencia para inversor NMOS con V
DD
=10V.

V_Vin
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
V(Cp:2)
0V
4V
8V
12V
VOH
VIH
VIL
VOL
(1.7782,9.782)
(4.8669,556.033m)
(532.258m,10.000)
(3.4879,1.1368)
Fig 7.- Caracterstica de transferencia para inversor NMOS con V
DD
=5V.

V_Vin
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
V(Cp:2)
0V
2.0V
4.0V
6.0V
VIH
VIL
VOH
VOL
(4.7480,276.249m)
(256.098m,5.0000)
(2.8361,826.740m)
(1.6829,4.9041)

d) Respuesta dinmica. Obtenga la respuesta transiente cuando la entrada es un pulso
peridico de 1kHz, simtrico de 5Vp-p y cuyo offset es de 2.5V. Mida el tiempo de subida tr y
de bajada tf. Mida los tiempos de retardo del inversor tPHL y tPLH.

De la simulacin podemos calcular los tiempos de subida y de bajada de la compuerta.

Se tiene que los tiempos de retardos son:

Si aumentamos la capacitancia de salida a 100pF, se obtienen los siguientes resultados:
Fig 9.- tiempo de subida y baja L->H , H->L.

Time
0.40ms 0.45ms 0.50ms 0.55ms 0.60ms 0.65ms 0.70ms 0.75ms 0.80ms 0.85ms 0.90ms 0.95ms 1.00ms 1.05ms 1.10ms 1.15ms 1.20ms
V(Cp:2)
0V
2.5V
5.0V
SEL>>
10% 10%
50%
50%
90% 90%
(1.0051m,2.5091)
(514.936u,2.4401)
(1.0065m,4.5136)
(1.0031m,507.553m)
(516.738u,507.553m)
(513.368u,4.5136)
V(Vin:+)
0V
2.5V
5.0V
10% 10%
50% 50%
90% 90%
(1.0090m,503.145m)
(1.0009m,4.5283)
(511.006u,503.145m)
(519.057u,4.5283)
(1.0050m,2.5157)
(515.031u,2.5157)

Se puede concluir de lo anterior, que a mayores capacitancias, los retardos sern mayores.
f) Para el inversor CMOS que se indica determine V0 para Vin=0, 2.5, y 5 V considere VTp= -2 V,
VTn= 2 V, Kn=Kp=10 mA/V2.


Fig 11.- Inversor Cmos

Fig 10.- tiempo de subida y baja L->H , H->L (para 100pF de capacitancia de salida).

Time
0.40ms 0.45ms 0.50ms 0.55ms 0.60ms 0.65ms 0.70ms 0.75ms 0.80ms 0.85ms 0.90ms 0.95ms 1.00ms 1.05ms 1.10ms 1.15ms 1.20ms
V(Cp:2)
0V
2.5V
5.0V
SEL>>
(1.0082m,4.5070)
10% 10%
50% 50%
90% 90%
(1.0061m,2.5015)
(1.0030m,507.553m) (517.798u,507.553m)
(515.843u,2.5015)
(513.575u,4.5136)
V(Vin:+)
0V
2.5V
5.0V
(1.0050m,2.5157)
(515.031u,2.5157)

f) Simule en Orcad Pspice el inversor CMOS y obtenga su respuesta dinmica (igual que en el
punto d.) considere Kp=0.1, 1, 10, y 100 mA/V2 (Kn=5 mA/V2 fijo). Para cada valor de Kp,
determine los mrgenes de ruido. Grafique los mrgenes de ruido con respecto al ndice
Kn/Kp. Comente.

De la simulacin se aprecia que los mrgenes de ruido dependen del parmetro K del
transistor mosfet tipo p.
h) En el inversor con BJT que se indica determine el modo de operacin para Vin=0 y Vin=5V
considere f=150, r=0.1, VBEsat=0.8 V, VCEsat=0.2 V cules son las ventajas de este circuito
cuando se compara con el inversor bsico? Cules son sus limitaciones?
Fig 13.- Caracterstica de transferencia para el inversor CMOS, con distintos valores de K
p


V_Vin
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
V(M1:d)
0V
4.0V
8.0V
-2.0V
VIH4 VIH3
VIH2
VIH1
VIL4
VIL3
VIL2
VIL1
(2.9098,48.165m)
(2.6271,129.727m) (2.3156,91.043m) (2.1025,58.092m)
(2.7276,4.8688)
(2.3374,4.9053)
(2.0976,4.9441)
(2.0285,4.9555)
Fig 12.- Caracterstica de transferencia para el inversor CMOS

V_Vin
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
V(M1:d)
0V
2.0V
4.0V
6.0V
(5.0000,167.000p)
(2.5000,3.3333)
(0.000,5.0000)

El modo de operacin de esta compuerta TTL es el siguiente:
Si en la entrada hay un nivel alto, Q1 pasa a trabajar en modo activo inverso y as activando Q2
(saturado). Como Q2 est saturado, las capacidades parasitas comienzan a cargarse. Cuando la
entrada cambia a un nivel bajo, Q1 conduce, es decir las capacidades parasitas de Q2 se
descargan por el colector de Q1. Se tiene una mayor rapidez del estado bajo a alto.
i) Simule en Orcad Pspice el comportamiento dinmico y esttico y obtenga los tiempos de
probacin y los mrgenes de ruido.

Fig 15.- Caracterstica de transferencia para el inversor TTL

V_Vin
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V
V(out) V(in)
0V
2.0V
4.0V
6.0V
8.0V
(84.677m,5.0000)
(745.968m,96.219m)
(609.756m,4.9256)
Fig 14.- Inversor TTL


De la simulacin podemos calcular los tiempos de subida y de bajada de la compuerta.

Se tiene que los tiempos de retardos son:

3.- Anlisis practico desarrollado en laboratorio.
3.1.- Validacin de simulacin con el inversor CMOS

Fig 16.- Entrada y Salida Inversor CMOS

Fig 16.-Comportamiento dinmico para el inversor TTL

Time
0.40us 0.45us 0.50us 0.55us 0.60us 0.65us 0.70us 0.75us 0.80us 0.85us 0.90us 0.95us 1.00us 1.05us 1.10us 1.15us 1.20us
V(out)
0V
2.5V
5.0V
SEL>>
10% 10%
50%
50%
90% 90%
(1.0062u,4.4955)
(1.0056u,2.5015)
(1.0005u,507.553m) (501.302n,507.553m)
(501.274n,2.5015)
(501.233n,4.4955)
V(in)
0V
2.5V
5.0V
10% 10%
50%
50%
90% 90%
(1.0001u,4.4969)
(1.0005u,2.5157)
(1.0009u,503.145m)
(501.899n,4.4969)
(501.503n,2.5157)
(501.101n,503.145m)
Observacin: la grafica que nos arroja el osciloscopio en el laboratorio, claramente se ve la
seal invertida del inversor CMOS, la cual concuerda con la simulacin.

Para esta segunda muestra del osciloscopio, realizamos un acercamiento, para as observar los
cambios de nivel. Una de las limitaciones ms importantes de una puerta lgica es el retraso
que sufre la respuesta en relacin a las transiciones de niveles lgicos. Si colocamos una seal
de prueba rectangular, podemos observar cmo, debido a capacidades parsitas, las
transiciones de salida entre niveles lgicos son graduales en lugar de instantneas.
Definimos 2 tipos de retrasos como son el tiempo de bajada (tf) y el tiempo de subida (tr).
El tiempo de bajada es el tiempo que tarda la seal en pasar del 90% al 10% de su valor. El
tiempo de subida es el tiempo que emplea la seal en pasar del 10% al 90% de su valor.
3.2.- Caracterstica Dinmica del inversor CMOS

Fig 18.- Caracteristica Dinamica, Inversor CMOS

Fig 17.- Cambio de Estado de LH

Para la caracterstica dinmica del CMOS tenemos que hasta ciertos valores de voltaje,
aproximadamente 2 volt el circuito lo reconoce como alto, luego de esto existe una zona
indeterminada donde la seal pasa de alto a bajo, y luego el resto de la seal es reconocida
como bajo, hasta que el voltaje comienza a elevarse ocurriendo nuevamente lo mismo en el
mismo punto.
Todo esto concuerda claramente con la simulacin observada en pspice.
3.3.- Funcin de Transferencia del inversor CMOS

En el modo XY del osciloscopio es posible observar la caracterstica de transferencia
La determinacin de los niveles alto y bajo, tanto de la tensin de entrada como la de salida, lo
podemos obtener analizando la funcin de transferencia obtenida. Dichos niveles los podemos
obtener analizando la grfica y viendo el punto en el cul la misma obtiene pendiente -1. De
esta forma obtendramos los puntos que nos definen los niveles alto y bajo de las tensiones.
Adems se observa el fenmeno de la histresis, debido a que la trayectoria de la
transferencia de estado bajo a alto, es distinta a la trayectoria de alto a bajo.
Fig 19.- Funcin de Transferencia Inversor CMOS

3.4.-Implementacion Compuerta NOR









Fig 21.- Cambio de estado de HL


Fig 20.- Cambio de estado de HL

Para poder observar mejor el cambio de estado de alto a bajo en la compuerta NOR,
realizamos un acercamiento, al cambio de estado. Luego se observa claramente el ruido que se
produce con esta compuerta, y las capacidades parasitas, se hace notar, que a diferencia de la
compuerta anteriormente analizada, esta ofrece un mayor ruido.






Fig 23.- Cambio de estado de HL

Fig 22.- Cambio de estado de LH

Para el cambio de estado de bajo a alto, se puede divisar que en la salida existe un mayor
retardo producido por las capacidades parasitas.




Para el caso de la compuerta NOR, en la caracterstica de transferencia se puede observar que
existe una histresis, esto se produce debido a la diferencia entre los tiempos de subida y
bajada.


Fig 25.- Funcin de Transferencia compuerta NOR

Fig 24.- Caracterstica Dinmica compuerta NOR

3.5.- Compuerta Integrada TTL estndar






Fig 27.-Cambio de estado de HL, TTL

Fig 26.-Cambio de estado de LH, TTL




Se vuelve a apreciar el efecto de histresis para esta compuerta.


Fig 29.- Funcin de Transferencia TTL

Fig 28.- Caracterstica Dinmica, TTL

4.- Conclusiones generales
Tanto durante el desarrollo del laboratorio y los anlisis tericos y simulados se pudo apreciar
las diferencias entre tecnologas para compuertas lgicas.
La tecnologa CMOS se caracteriza debido a que su consumo principal de energa tiene que ver
con la descarga y descarga de las capacidades parasitas de entrada y de carga, conforme
cambian los niveles lgicos aumenta su consumo linealmente con la frecuencia, la tecnologa
CMOS es ms lenta que muchas familias lgicas bipolares, pero esta es tiene una excelente
inmunidad al ruido. Esto se puedo apreciar en el trabajo prctico, el cual coincide con los
resultados tericos de la simulacin.
Cabe sealar que la tecnologa CMOS es tambin conocida por el poco ruido que genera, a
diferencia de otras tecnologas.
Gracias al clculo del margen de ruido es posible conocer cual tecnologa es conveniente
utilizar para distintas situaciones.
A favor de la tecnologa TTL tenemos su rpida respuesta, y tiempos de subida y bajada cortos,
su capacidad de control de corriente entre otros.