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Curso 2011/2012
Bibliografa
1. K. HWANG.
Arquitectura de Computadores,
Thomson, 2005.
2. Tablas de reservas
3. Planificacin de las entradas a un cauce unifuncional
4. Planificacin de las entradas a un cauce multifuncional
5. Mejora de prestaciones
SPA
SSA
1
S1
S2
No se puede iniciar
otra multiplicacin
distinta
1
1
S3
S4
S5
Tiempo
Reutilizacin de
algunas etapas
para implementar
un producto escalar
Cauce Multifuncional
Latencia Prohibida 2:
Se produce colisin si se
introduce X1 y 2 ciclos despus
X2.
Latencia Prohibida 5:
Se produce colisin si se
introduce X1 y 5 ciclos despus
X2.
Xi: instruccin i-sima del tipo X
10
7,9+
7,9+
7,9+
7,9+
Diagrama de Estados
Arquitectura de Computadores I. Tema 2. Leccin 6
11
Estado Inicial
9+
7
10110111
10110111
10110001
Se desplaza 4
posiciones a la
derecha introduciendo
ceros
00001011
10111011
10111011
12
7,9+
LM
7,9+
7,9+
7,9+ 7,9+
Wmax
MLM t
t = periodo del cauce
13
Componentes
Desplazamiento
con cada ciclo
14
FAB={1,2,4}
FBA ={2,4}
FBB={2,3}
VAB=(1011)
VBA=(1010)
VBB=(0110)
Matrices de Colisin:
MA=
0110
AA
1010
BA
MB=
1011
AB
0110
BB
15
B5+
1011
B4
0111
0000
A5+
0000
A3
0001
0000
0111
Desplaza 3
posiciones
hacia la
derecha
0110
Unin bit a bit
1011
0110
0110
1011
1010
1010
=MB
Desplaza 4
posiciones
hacia la
derecha
=MA
16
A5
Ejemplo: ABABAB.
MLM=(3+1)/2=2
17
18
MLM=3
Introduciendo
retardos
convenientemente, se
consigue reducir la
MLM (mejorar el
rendimiento del cauce,
aunque la latencia
aumenta)
MLM=2
19
Para ampliar
Pginas Web:
http://www.sigda.org/Archives/ProceedingArchives/Dac
(Design Automation Conference)
http://www.synopsys.com/products/designware/docs/doc/dwf/datasheets/
dw02_mult_5_stage.pdf (Hoja de caractersticas y descripcin HDL de un
Multiplicador segmentado)
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