Latches & Flip Flops

Sistema Combinacional

Sistema
Combinacional

No tiene memoria
No se retroalimenta
La salida es resultado de las entradas al sistema

Sistema Secuencial
Sistema Combinacional

Registro
Q

D
Elemento de Memoria

clk
Tiene memoria
El estado actual es guardado en la memoria y el siguiente
estado se calcula basado en el estado y entradas actuales
En un sistema sincrnico la seal de reloj marca la pauta
de la secuencia de eventos

Tipos de Sistemas Secuenciales

Sincrnico

Asincrnico

Flancos

Nivel

Subida

Bajada

Alto

Bajo

Estabilidad, Metaestabilidad
Si las entradas permanecen FIJAS
Estabilidad
y despus de un tiempo la salida deja de hacer
cambios en sus niveles hasta llegar a niveles
definidos, se dice que las salidas alcanzaron
ESTABILIDAD.

Metaestabilidad
y si las salidas permanecen cambiando sus
niveles sin llegar a definirse, a esta condicin se le
denomina metaestabilidad.

Ejercicio Escrito
Para los Latches SR y D escriba:
Smbolo
Tabla de Verdad (incluyendo Qactual)
Reduccin Mapas K
Ecuaciones Caractersticas
Diagrama Lgico

Latches JK, D y SR
JK Latch Truth Table

Gated D Latch Truth Table

Qnext

Comment

No change

E/C

Qprev

Qprev

No
change

Comment

Reset

Set

Reset

Toggle

Set

SR latch operation
S

Action

No Change

Q=0

Q=1

Restricted combination

Ejercicio Escrito
Obtener los siguientes elementos para el Latch JK:
Diagrama a bloques , Diagrama lgico, Tabla de
Verdad, Ecuacin Caracterstica, Menciona 3
caractersticas
Pasos a seguir:
Entender el problema, dibujar diagrama a bloques
Tabla de verdad con las entradas (no olvides Q!) y
la salida Q*
Minimizar con mapa de K, obtener ecuacin
Dibujar el circuito con componentes lgicos

Latch D

Latch positivo, para generar un Latch negativo invierta la

entrada del reloj
Pasa la entrada D hacia la salida cuando el nivel del clk esta en
1, y cuando esta en 0 retiene el valor
Latches son sensibles a los niveles

Flip Flop D disparado por flanco

Analice el comportamiento de la siguiente figura

Aplique la siguiente forma de onda:

D(master)
CLK
Y
D(slave)
Q

Latch vs Flip-Flop

Resuelve para ambas Qs

Latch vs Flip-Flop

Flip Flop D
Econmico
Se pueden construir otros FF a partir de este
Usado en diseos de gran escala
D

Borde Positivo = Positive Edge

Borde Negativo= Negative Edge

Entradas Directas en FF
Entradas asncronas
Para forzar el FF a un estado, sin importar el reloj
Existen dos tipos:
PRESET
CLEAR, o RESET
PRESET
Data

Data

CLK

CLK
CLEAR

CLEAR

Tablas Caractersticas FF

Tarea Escrita
1. Escriba la principales diferencias entre un
Latch y un FlipFlop
2. Para los siguientes FF SR, FF D, FF JK y FF T
escriba:
Smbolo
Tabla de Verdad (reducida)

Ejercicio Escrito
Disear un circuito FF-JK utilizando el proceso de
diseo con tablas de excitacin con un FF-SR
Pasos a seguir:

Entender el problema
Dibujar el diagrama a bloques
Escribir ambas tablas de verdad para FF-JK y FF-SR
Completar las Tabla de excitacin
Minimizar con mapa de K, obtener ecuacin
Dibujar/completar el circuito con componentes lgicos

Tablas de Excitacin
Conversin entre FF
Identificar los FF:
Cul tenemos? El FF SR
Cul queremos? El FF JK

Hacer el diagrama a bloques

clk

Ejercicio:
Disear
un
circuito
FF-JK
utilizando
el proceso
de diseo
con tablas
de
excitacin
con un FFSR

 Conversin entre FF
Identificar los FF:

Cul tenemos? El FF SR
Cul queremos? El FF JK

Qu valores dan
comportamiento
esperado?
Qactual
Q
0
1
0
1
0
1
0
1

El que tengo
S
R
1 /0 = X
0

Hacer el diagrama a bloques

Escribir las tablas de verdad de los
FF requeridos
Llenar la tabla de excitacin

El que quiero
J
K
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1

clk

Qnext

0
0
1

0
1
0

Q
0
1

Memory
Reset
Set

Toggle

Qsig

R Qnext

Qnext
0
1
0
0
1
1
1
0

0
0
1

0
1
0

Q
0
1

Memoria

Reset

Set

Toggle

Por ultimo: resuelve con

Mapas-K y completa el Diseo
sustituyendo con
componentes lgicos!!!!!!

Important Timing Parameters

Tarea Escrita
Disear un circuito FF-T utilizando el proceso de
diseo con tablas de excitacin con un FF-SR
Pasos a seguir:

Entender el problema
Dibujar el diagrama a bloques
Escribir ambas tablas de verdad
Completar las Tabla de excitacin
Minimizar con mapa de K, obtener ecuacin
Dibujar/completar el circuito con componentes lgicos

Backup