2.

Estrutura de Potncia e "Hardware" de Controle

2.1 Introduo
A estrutura de potncia e o hardware de controle utilizados neste
trabalho so ilustrados na forma de diagrama de blocos na Figura 2-1.
Retificador
Chaveado
(IGBT)

Rede CA
220V, 60Hz
ir

R
S

Mquina
de
Induo

Inversor
Trifsico
(IGBT)

Mquina
CC

is

Ia
Va

If
Condicionamento
de Sinais

Comando

Comando

Interface
PWM 1

Interface
PWM 2

Condicionamento
de Sinais

Interface
A/D

Pentium
133 MHz

Figura 2-1: Estrutura de potncia e "hardware" de controle

Esta estrutura composta por um conversor CA/CC/CA a IGBTs, um
conjunto mquina de induo - mquina de corrente contnua, circuitos
analgicos de condicionamento dos sinais a serem medidos, circuitos de
comando das chaves estticas alm de um microcomputador (PC) Pentium
133 MHz equipado com duas interfaces de gerao de sinais modulados por
largura de pulso (PWM) e interface de aquisio de sinais (AD/DA) . Neste
captulo ser feita uma descrio destas partes componentes do sistema,
procurando-se explicar brevemente a funo e a operao de cada uma
delas. Os diagramas esquemticos detalhados so fornecidos no apndice D.

12

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

2.2 Conversor CA/CC/CA

O conversor CA/CC/CA constitudo de duas pontes trifsicas de
IGBT's com diodos de roda livre (apndice A) , um capacitor tanque no elo cc
e indutores no lado da rede. Este conversor capaz de trabalhar com
tenses no elo cc de at 1200V , correntes mximas de 25 A nos lados CA e
freqncia de chaveamento mxima de 20kHz.
Esta topologia de conversor tem se tornado bastante popular devido s
vantagens dos retificadores controlados sobre os retificadores nocontrolados a diodos ou retificadores controlados por fase a tiristores em
acionamentos a velocidade varivel ([12], [21]). Entre estas vantagens podese citar a capacidade de se controlar a corrente no lado da rede de forma a
obter potncia reativa prxima de zero [1], garantindo assim fator de
deslocamento prximo de um e distoro harmnica baixa. Outra importante
vantagem desta topologia a possibilidade de reverso do fluxo de potncia
com respostas transitrias rpidas. Estas vantagens sero exploradas neste
trabalho. O diagrama esquemtico deste conversor CA/CC/CA mostrado na
Figura 2-2.
Rede Trifsica

Carga

Figura 2-2: Estrutura do conversor CA/CC/CA

2.3 Conjunto Mquina de induo - Mquina de corrente contnua
A mquina de CA a ser acionada pelo conversor CA/CC/CA uma
mquina de induo trifsica de quatro plos com rotor em gaiola e de 2 HP
de potncia nominal. O eixo desta mquina de induo est mecanicamente
acoplado ao eixo de uma mquina de corrente contnua de mesma potncia.
13

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

Dados de placa e parmetros mecnicos e eltricos destas mquinas so

fornecidos no apndice A. O motor de induo, que a mquina de interesse
neste trabalho, ser acionado utilizando-se tcnicas de controle vetorial (cap.
4) ao passo que a mquina de cc ser operada no modo gerador com campo
fixo e resistncia de armadura varivel, simulando cargas mecnicas no eixo
do motor de induo.
2.4 Circuitos de comando das chaves estticas
Para acionamento das chaves estticas so utilizados circuitos
projetados

no

laboratrio

de

Eletrnica

de

Potncia

do

GAEEP-

CPDEE/UFMG e montados em placas de circuito impresso, que permitem o

comando eletricamente isolado dos IGBT's, fornecendo correntes e tenses
de nveis adequados. Um diagrama esquemtico destes circuitos fornecido
no apndice D. Estas placas so basicamente constitudas de circuitos de
conformao de sinais , transformadores de pulso e "drivers" de corrente . Os
transformadores de pulso so necessrios para prover isolao eltrica entre
os sinais que comandam chaves de um mesmo brao. Os circuitos de
conformao tm as funes de converter os sinais de entrada em pulsos de
larguras e nveis adequados operao do transformador de pulso e
reconstituir estes sinais aps a passagem pelo transformador de pulso. A
funo dos "drivers" de corrente fornecer potncia suficiente para ligar e
desligar os IGBT's. Alm destas funes, os circuitos de comando tambm
implementam um tempo morto entre a conduo e o bloqueio das chaves de
um mesmo brao do conversor. Esse tempo morto necessrio para se
evitar curto-circuitos no barramento cc que seriam ocasionados pela
conduo de uma chave , antes que a outra chave do mesmo brao atingisse
o bloqueio. O retardo no bloqueio ocorre devido ao tempo de armazenamento
dos dispositivos semicondutores.
2.5 Interface de gerao de sinais modulados por largura de pulso
(PWM)
Tanto o retificador quanto o inversor devero sintetizar tenses cujas
referncias so as variveis de atuao geradas pelas malhas de controle
14

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

mais internas. Estes sinais de referncia de tenso sero utilizados pelos

algoritmos de gerao de sinais modulados por largura de pulso [29] para
gerar as razes cclicas de cada fase do conversor . O objetivo das interfaces
PWM gerar os sinais modulados por largura de pulso para o controle do
conversor, partindo de informaes sobre as razes cclicas de cada fase.
Estes sinais de controle sero enviados aos circuitos de comando para
acionamento dos IGBT's.
O circuito de cada interface , projetada e montada em placas de
circuito impresso no Laboratrio de Eletrnica de Potncia do GAEEPCPDEE [17], compe-se basicamente de contadores programveis, flip-flops
tipo D , circuitos de "bufferizao", de temporizao e de decodificao do
barramento de endereos do microcomputador PC. Um diagrama em blocos
desta interface mostrado na Figura 2-3.
A operao desta interface descrita a seguir. Partindo-se de
informao (gerada por alguma tcnica de PWM) sobre as razes cclicas

1,

2, 3, de cada fase do inversor ou retificador , gera-se (via "software")

nmeros correspondentes que sero armazenados em trs contadores "on" e
trs contadores "off". Ao trmino de contagem de cada contador "on", um flipflop tipo D ser setado, comandando a conduo de uma chave e o bloqueio
de sua complementar. Ao trmino de contagem de cada contador "off", um
flip-flop tipo D ser resetado, comandando o bloqueio de uma chave e a
conduo de sua complementar. A decodificao do barramento de
endereos do PC para o correto acesso aos contadores da interface feita
por lgica implementada em GAL. A base de tempo para disparo da
contagem dos contadores "on" e "off" gerada por outro contador na
interface. O sinal de "clock" de todos os contadores na interface gerado por
um oscilador a cristal de 10MHz na placa. A interface tambm capaz de
gerar pedidos de interrupo CPU a intervalos programveis. O diagrama
esquemtico desta interface, apresentada em [17], reproduzido no apndice
D.

15

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

Flip Flop

Timer On

Timer Off

clk

clk
out

set reset

trig

Q
T1

Timer Rel.

out

Flip Flop T
Q

T2
Timer Off
clk

clk

clk

out
Q

clk

trig

Flip Flop

Timer On

out

set reset

trig

trig

T3

T4

Flip Flop

Timer On

out

Timer Off

clk

CLK

clk
out

set reset

trig

Q
T5

out

trig

T6

Figura 2-3: Interface de gerao de sinais PWM

2.6 Interface de aquisio de sinais
A aquisio dos sinais necessrios execuo dos algoritmos de
controle feita por uma interface AD/DA de marca Advantech modelo
PCL818.
As principais caractersticas desta interface so sumariadas a seguir:
- Caractersticas Gerais :
8 canais diferenciais de entrada analgica ou 16 canais single
ended" (conversor A/D) ;
1 entrada digital de 16 bits ;
2 sadas analgicas ( conversor D/A) ;
Taxa de amostragem mxima de 100kHz;
Trs modos de disparo da converso A/D:
por software,
por pulso externo;

16

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

por Pacer (programao de contador on board);

- Entradas Analgicas (conversor A/D):
Resoluo: 12 bits;
Faixa de entrada selecionvel por chaves ou por software;
Unipolar: 1, 2, 5, 10 volts;
Bipolar: 0.5, 1, 2.5, 5, 10 volts;
Sobretenso: 30 volts;
Tipo de converso: aproximaes sucessivas;
Exatido: 1bit;
Transferncia de dados: I/O ou DMA;
- Sadas analgicas ( conversor D/A):
Resoluo: 12 bits;
Faixa de sada:
0 a 5 volts com sinal de referncia igual a -5 V;
0 a 10 volts com sinal de referncia igual a -10 V;
Linearidade: 0.5 bit;
Drive de sada: 5 mA (mximo);
Settling Time: 5 S.
2.7 Circuitos de medio e condicionamento de sinais
A execuo dos algoritmos de controle do conversor CA/CC/CA requer
a aquisio em tempo real das variveis da planta. Esta aquisio feita
utilizando-se a interface de aquisio de sinais descrita na seo anterior.
Para que esta aquisio seja possvel necessrio que se converta as
variveis a serem lidas em sinais de tenso em nveis adequados. Os
circuitos de medio e condicionamento de sinais, que so os responsveis
por esta converso, sero abordados nesta seo.
As variveis a serem lidas so relacionadas a seguir.
- Variveis necessrias ao controle do retificador chaveado:
Correntes de fase da rede: ia(t), ib(t), ic(t);
Tenses de fase da rede: ea(t), eb(t), ec(t);
17

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

Tenso no elo cc: vdc(t);

- Variveis necessrias ao controle do motor de induo:
Tenses de estator: vas(t), vbs(t), vcs(t);
Correntes de estator: ias(t), ibs(t), ics(t);
Velocidade angular: r(t).
Os circuitos de medio e condicionamento sero tratados nas
prximas subsees de acordo com a seguinte diviso:
- Circuito de leitura de tenso no elo cc;
- Circuito de leitura das tenses de fase;
- Circuito de leitura de correntes;
- Circuito de leitura de velocidade;
2.7.1 Circuito de leitura de tenso no elo cc
A leitura de tenso no elo cc do conversor CA/CC/CA feita pelo
amplificador de instrumentao da Figura 2-4
Elo cc

Conversor

R2 15K
v1(t) R1 1M

vo(t)

A/D

C
v2(t) R1 1M

R2
15K

Figura 2-4: Circuito para leitura de tenso no elo cc

Trata-se de uma configurao clssica em instrumentao que
apresenta como caractersticas principais uma alta taxa de rejeio de sinais
de modo comum.
A relao entrada/sada desta configurao dada pela equao (2.1):

vo (t ) =

R2
( v2 (t ) v1 (t ))
R1

(2.1)

18

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

O dimensionamento dos resistores R1 e R2 deve ser feito levando-se

em considerao a tenso mxima no elo cc e a tenso mxima de entrada
da interface de aquisio onde o sinal vo(t) ser alimentado.
Neste trabalho, R1 e R2 foram projetados para uma tenso Vdcmax =
600V. O sinal de entrada para a interface deve excursionar entre 0 e 10V,
logo R1 e R2 devem satisfazer a relao:
(2.2)

R2 vo max

R1 Vdc max

Escolhendo-se R1 = 1M, R2 deve ser 16,66 k. Utilizou-se,

portanto, R2 = 15k, o que permite a leitura correta da tenso no capacitor na
faixa de 0 a 666V.
2.7.2 Circuito de leitura das tenses de fase da rede
A medio das tenses de fase da rede baseada na mesma
configurao amplificadora da Figura 2-4. Para leitura das trs tenses de
fase necessria a utilizao de dois amplificadores de instrumentao. Os
sinais devem ser conectados como mostra a Figura 2-5.
R2 6K8
eb(t) R1 1M

ea(t) R1 1M

e1(t)

R2
6K8

R2 6K8
ec(t) R1 1M

eb(t) R1 1M

e2(t)

R2
6K8

Figura 2-5: Circuito para leitura de tenses de fase

As tenses "e1", "e2", "e3" no esquema acima so proporcionais s
tenses de linha, "ea" "eb" "ec", onde a constante de proporcionalidade o

19

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

ganho do estgio amplificador. Para obteno das tenses de fase utiliza-se

as relaes abaixo (equaes (2.3), (2.4) e (2.5)), vlidas para sistemas
equilibrados. Estas relaes so implementadas por "software" aps
aquisio dos sinais.
ea =

2eab ( t ) + ebc ( t )
3

(2.3)

eb =

ebc (t ) eab (t )
3

(2.4)

ec =

2ebc ( t ) + eab ( t )
3

(2.5)

A operao chaveada do conversor provoca uma contaminao

harmnica das tenses de fase lidas [20]. Essa contaminao da tenso lida
prejudicial ao controle de potncia reativa, j que este controle se baseia na
orientao segundo o vetor tenso. Parte destes harmnicos so filtrados
pelos indutores de entrada. Entretanto, esta filtragem no suficiente, sendo
necessria a adio de filtragem analgica ao esquema da Figura 2-5. Esta
filtragem realizada aqui, a exemplo de [20], por um filtro ativo de
Butterworth de quarta ordem e freqncia de corte de 150 Hz. O diagrama
esquemtico do filtro mostrado na Figura 2-6.
150nF

12k

12k

150nF

12k

12k

vo(t)
A/D

10k
150nF

10k
150nF
12k

15k

Figura 2-6: Filtro de Butterworth de 4a. ordem

A presena do filtro de Butterworth no circuito introduz um
defasamento no sinal, provocando erro de fase nas tenses lidas. Esse erro
deve ser corrigido para que o sistema possa ser orientado corretamente.
LYRA [20] apresenta um algoritmo de compensao de fase que se baseia
na curva de resposta de fase do filtro. Neste algoritmo, o vetor tenso, obtido

20

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

pela medio atravs de um filtro ativo analgico, decomposto em suas

componentes , estacionrias que so submetidas a uma transformao

/ABC que ao invs de utilizar o ngulo zero tpico desta transformao,

utiliza o ngulo obtido no clculo da defasagem do filtro, recuperando o
vetor original. A problemtica relacionada utilizao deste algoritmo est
associada ao clculo preciso da defasagem do filtro quando se trata de
tenses de freqncia varivel, como o caso do sistema proposto por LYRA
[20]. Neste trabalho, por se tratar de tenses de freqncia fixa (tenses da
rede), basta que se determine e compense a defasagem apenas para essa
freqncia. A defasagem provocada pelo filtro pode ser determinada com o
auxlio de um osciloscpio digital.
Os resistores "R1" e "R2" do amplificador de instrumentao foram
dimensionados levando-se em conta uma tenso de entrada mxima de 310V
(valor de pico da tenso de linha) e o ganho dos estgios de filtragem igual a
1,5, obtendo-se 1 M e 6,8k respectivamente.
2.7.3 Circuito de leitura de correntes
A leitura das correntes de fase da rede e da mquina ligada em estrela
feita por sensores de efeito "Hall". Como o sistema no possui conexo
neutra, necessrio que se mea apenas duas correntes de cada lado do
conversor CA/CC/CA ("ia", "ib", "isa", "isb"), sendo as outras duas ("ic", "isc")
determinadas por combinao linear das primeiras. O circuito de medio
ilustrado na Figura 2-7 para uma fase.
sensor de efeito Hall
Relao 1:200
ia(t)
Fase A
100

A/D

Figura 2-7: Circuito para leitura de correntes

21

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

A relao de transformao do sensor 1:1000 para cada

envolvimento da corrente. Como a corrente envolve o sensor 5 vezes, a
relao de 1:200. Assim, cada Ampre de corrente corresponder a 5mA
na sada do sensor. A sada deste sensor conectada a um resistor de 100

, obtendo-se um sinal de tenso que excursionar de -10 a +10 V, para

correntes de -20 a +20 A.
2.7.4 Circuito de leitura de velocidade
A velocidade angular da mquina lida por um taco-gerador,
conectado ao eixo. Este taco-gerador fornece uma tenso proporcional
velocidade, dada pela relao :

n=

taco

(2.6)

0.06

Na relao (2.6), "taco" a tenso gerada pelo taco-gerador e "n" a

velocidade da mquina em rpm.
A medio correta de velocidade de importncia fundamental na
implementao do controle vetorial do motor de induo. Como a tenso
gerada pelo taco-gerador apresenta rudo, necessria a filtragem deste
sinal. Esta filtragem foi realizada por um filtro RC passivo de primeira ordem,
que tambm tinha a funo de reduzir a tenso "taco" a nveis adequados
aquisio deste sinal. O esquema desta medio mostrado na Figura 2-8.
R2

vo(t)

81,8k
Taco

A/D

(t)

R1
7,84K

2,2uF

Figura 2-8: Circuito para leitura de velocidade

A funo de transferncia deste filtro dada pela equao (2.7):

Vo (s) R1 / ( R1 + R2 )
=
(s) R1 R2 C

s + 1
R1 + R2

(2.7)

22

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

Os componentes do filtro foram projetados para uma freqncia de

corte prxima de 64 rad/s (constante de tempo de 15 ms) e para limitar o
sinal de sada faixa de 10 V com velocidades excursionando na faixa de 1800 a +1800 rpm. Os valores obtidos foram R1 = 7,84 k , R2 = 81,8 k e C
= 2,2 F.
2.8 Controle do "hardware"
Nas sees anteriores, descreveu-se isoladamente a operao de
cada parte do "hardware" envolvido no sistema de acionamento. Foram
apresentadas a estrutura de potncia, as interfaces de aquisio de sinais e
PWM e os circuitos de condicionamento dos sinais. A operao do sistema
como um todo depende da coordenao entre estas partes. Esta
coordenao feita atravs de um "software", desenvolvido em linguagem
"C", operando em tempo real. Nesta seo ser descrita a operao do
sistema completo, procurando-se mostrar a coordenao e controle das
partes componentes do "hardware".
A operao do sistema pode ser dividida em cinco etapas:

Inicializao;

Aquisio de sinais;

Processamento dos sinais em tempo real;

Armazenamento de dados;

Atuao.

Na primeira etapa, so inicializadas as interrupes do PC, a interface

de aquisio de sinais, os contadores das interfaces PWM e as variveis de
controle do sistema. Um contador de uma das interfaces PWM foi
programado para gerar pedidos de interrupo a uma taxa constante,
enquanto os demais contadores foram programados para atender aos
algoritmos de PWM. A interface de aquisio de sinais foi configurada no
modo diferencial com oito canais A/D para leitura das variveis descritas na
seo 2.7. As variveis do sistema (tenso no elo cc, fluxo, velocidade, etc.) e
seus respectivos valores de referncia tambm so inicializados nesta etapa.

23

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

Esta etapa se encerra com a preparao de uma tela de interface com o

usurio, onde este poder supervisionar a operao do sistema.
As interrupes geradas pela interface PWM iniciam as demais etapas
que ocorrem num intervalo entre duas interrupes consecutivas. A rotina de
aquisio envia sinais de disparo para converso dos oito canais A/D da
interface. Aps trmino de converso, estes sinais so transferidos e
armazenados na memria via porta de I/O (Entrada/Sada) do PC,
terminando a etapa de aquisio. Na etapa de processamento, os sinais
adquiridos, aps serem convertidos para os valores numricos das variveis
fsicas, so processados pelos algoritmos de controle. Gera-se ento, os
sinais de atuao que so nmeros a serem armazenados nos contadores
das interfaces PWM. A etapa de atuao fica a cargo da interface PWM, que
gera os pulsos de comando para as chaves do conversor. Estes pulsos so
ento aplicados ao conversor pelos circuitos de comando das chaves
estticas.
A atualizao da tela de interface com o usurio, mostrando os valores
atuais das variveis de interesse, feita nos intervalos em que o PC no est
processando as etapas acima. Aps a interrupo da operao do sistema,
via teclado, os dados armazenados em memria voltil so transferidos para
o disco rgido do PC, possibilitando a anlise grfica das variveis.
2.9 Concluso
Neste captulo foram apresentados a estrutura de potncia e o
"hardware" de controle do sistema de acionamento implementado. A ateno
esteve concentrada em mostrar a operao isolada de cada parte
componente do sistema e sua operao global, sem se preocupar com os
algoritmos de controle. Desta forma, foram apresentados diagramas de
blocos e esquemticos de cada estrutura abordada, sendo que os diagramas
esquemticos mais detalhados foram deixados para o apndice D.
Nos prximos captulos, a ateno estar concentrada na estrutura de
controle do sistema, voltando, sempre que necessrio ao "hardware" descrito
aqui. Para facilitar o estudo, a estrutura de controle foi dividida em duas
partes:
24

Captulo 2

Estrutura de Potncia e "Hardware" de Controle

- Estudo do controle do retificador;

- Estudo do controle do motor;
A primeira parte ser objeto do prximo captulo, enquanto a segunda ser
tratada no captulo 4.

25