Laboratorio de Sistemas Digitales 2

Universidad de Guadalajara Prof. Jorge Davalos Guzman

Practica 3. Latch S-R activo en nivel alto y bajo

Para el desarrollo de esta prctica el alumno debe tener conocimientos

previos en Latches

Introduccin

Un Latch es el elemento bsico de almacenamiento de informacin binaria

biestable, es decir, tiene dos estados y no necesita una entrada de reloj ya
que los cambios son producidos cuando cambia la entrada.
Latch en nivel alto.
El Latch S-R (set/reset), est formado por dos compuertas NOR para nivel alto
acopladas en cruz y por tanto incorpora un candado.Fig.4.1. La segunda
entrada de cada compuerta NOR sirve como entrada de disparo. Estas dos
entradas estn etiquetadas S (inicio) R (reinicio), las salidas Q y /Q.
Se considera que este Latch esta iniciado (set), es decir, que guarda un 1
lgico cuando Q esta alta y /Q baja, cuando se encuentra en el otro estado
(Q baja y /Q alta) esta reiniciado, es decir, guarda un 0 lgico.
En el reposo o estado de memoria (cuando no se desea cambiar su estado)
las dos entradas debern estar bajas. [1]
En otras palabras analizando su tabla de verdad, ver fig.4.2 se concluye lo
siguiente:

1. Cuando Set y Reset son iguales a 0. Esta es la condicin normal y

no tiene efecto alguno sobre el estado de las salidas Q y /Q
permanecern en cualquier estado en que se encontraran antes de
esta condicin de entrada.
2. Cuando Set=1, Reset =0 esto siempre har que Q=1 donde
permanecer aun despus de que set retorne a 0.
3. Cuando Set=0, Reset=1 esto siempre har que Q=0, donde se
quedara aun despus de que reset regrese a 0.
4. Cuando Set=1, Reset=1 esta condicin intenta iniciar y borrar al
mismo tiempo y produce Q=/Q=0. Si las entradas se regresan a 0

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simultneamente, el estado de salida resultante es impredecible, por
lo que no se debe usar esta condicin de entrada. [2]
Latch en nivel bajo.
Para que el Latch S-R sea activo en nivel bajo, en lugar de estar formado por
dos compuertas NOR se utilizan 2 compuertas NAND conectadas de la misma
manera que las compuertas NOR, fig.4.3 en cuyo caso las funciones de inicio
y reinicio (Set, Reset) estn activas cuando estn bajas y las entradas se
designan de manera correspondientes /S y /R (por sus siglas en ingles). [1]
Analizando la tabla de verdad se obtiene lo siguiente ver fig.4.3:
1. Set=Reset=1. Esta condicin es el estado normal y no tiene efecto
sobre la salida. Las salidas Q y /Q permanecern en el estado en que
se encontraban antes de presentarse esta condicin de entrada.
2. Set=0, Reset=1. Este estado siempre ocasionara que la salida pase
al estado Q=1 donde permanecer aun despus de que set retorne a
alto.
3. Set=1, Reset=0. Esto siempre producir el estado Q=0 donde la
salida permanecer aun despus de que reset retorne a alto, a esto se
le llama reinicio.
4. Set=Reset=0. Esta condicin intenta iniciar y borrar en forma
simultnea y puede producir estados ambiguos, no debe utilizarse. [2]

Se
t

Fig. 3. 0.1 Latch SR activo nivel alto.

4.1 Tabla de verdad SR activo nivel alto

0
1
0
1

Se
t
1
0
1
0

Reset
0
0
1
1

Reset
1
1
0
0

Salida
No hay
cambios

Q=1
Q=0
invlido

Salida
No hay
cambios

Q=1
Q=0
invlido

Tabla

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Fig. 3.0.2 Latch SR activo nivel bajo

verdad SR activo nivel bajo

Tabla 4.2 Tabla de

[1] Circuitos Microelectrnicos. Adel S. Sedra y Kenneth C. Smith. Pgs. 10141015

[2] Sistemas Digitales Principios y Aplicaciones, Ronald J. Tocci. Pgs.162-170
Objetivo:
Disear un circuito Latch S-R activo en alto y uno activo en bajo utilizando las
compuertas lgicas NAND y NOR. Para esta prctica se deber entregar al
maestro el archivo de la simulacin en Multisim y VHDL
Material:

Protoboard
Alambre para proto
1 compuerta 7402 para el latch activo en alto.
1 compuerta 7400 para el latch activo en bajo.
1 Fuente de 5 volts
2 leds
4 resistencias de 220
2 resistencias de 1k
1 dip switch

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Activo en nivel alto

VCC
5V

VCC
U1B

J1

220

LED1

7402N
0
U2B

2
R2
R1
1k
1k

R3
3

R4
4

220

LED2

7402N
0

Fig. 3.0.3 Diagrama esquemtico de un Latch SR activo en nivel alto

Activo en nivel bajo

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VCC
5V

VCC

U1B
3
7400N

J1

5
LED1

4
0

U2B
2

R3
220

R4

220

R2
R1
1k
1k

LED2

7400N
0

Fig 3.0.4 Diagrama esquemtico de un Latch SR activo en nivel bajo

Fig. 3.0.5 Latch SR activo en nivel alto implementado.

Cdigo del Latch SR activo en nivel alto en vhdl.

library ieee;
use ieee.std_logic_1164.all;
entity sralto is
port(s,r,q: in bit;
qn1: out bit);
end sralto;

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architecture proces of sralto is
begin
qn1 <=(s or ((not r) and q));
end proces;

Fig.3.0.6 Cronograma de entradas y salidas de un Latch SR.

Preguntas de repaso:

1. Cules sern los estados de Q y /Q despus de que se haya reiniciado

el Latch S-R activo en nivel bajo?
Resp. Q=0 y /Q=1

2. Cul es la nica manera de hacer que la salida Q del Latch SR activo

en nivel alto cambie de 1 a 0?
Resp. Poniendo Set=0

3. Para qu nivel de activacin (bajo o alto) del Latch S-R la entrada set
nunca puede ser utilizada para hacer que Q=0
Resp. Nivel bajo.

4. Cul es el estado normal de reposo de las entradas para el Latch

formado por compuertas NOR? Cul es su estado activo?
Resp. Los dos en alto

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CONCLUSIONES:
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